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公开(公告)号：CN111443336A
公开(公告)日：2020-07-24
申请号：CN202010542067.3
申请日：2020-06-15
Applicant: 之江实验室
IPC: G01S7/35
Abstract: 本发明公开一种降低FMCW雷达系统数据传输吞吐量的方法，根据雷达系统探测范围内的目标，在预设较小的时间窗间隔内，其变化距离有限，存在空间局域性的特征，对应到距离维FFT，即1st FFT，即在频谱上对应目标频率值具有不变性。根据所关注的各物体目标在1st FFT分布情况，进行各频谱子带数字下变频处理，即先对ADC输出进行数字域NCO搬移，其次是抗混叠滤波处理，然后是相应的倍数抽取输出，从而达到降低整个雷达系统数据传输吞吐量的效果。
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公开(公告)号：CN116863936B
公开(公告)日：2023-12-19
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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公开(公告)号：CN116662730B
公开(公告)日：2023-10-20
申请号：CN202310960973.9
申请日：2023-08-02
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
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公开(公告)号：CN116112785B
公开(公告)日：2023-08-22
申请号：CN202310169202.8
申请日：2023-02-27
Applicant: 之江实验室
IPC: H04N23/617 , H04N23/73
Abstract: 本发明公开一种基于FPGA的图像传感器帧率控制系统及控制方法，系统包含图像传感器和FPGA芯片；FPGA芯片包括曝光时间设置模块、帧率计算和控制模块。该方法包含如下步骤：在FPGA内部设置目标帧率，通过目标帧率计算出产生一张目标图像所需要的时间；根据FPGA提供给传感器的实际时钟频率，计算实际产生一张图像所需要的时间；在FPGA内部设定曝光时间；将曝光时间和实际产生一张图片的时间相加与目标时间做对比，如果目标时间大于上述的相加和，可以直接进行图像输出，如果目标时间小于上述描述的相加和，通过调整传感器的ROI区域来降低实际产生图片的时长，以满足目标时间。本发明能够更加灵活的控制图像帧率，大大方便了该图像传感器在不同帧率场景下的使用。
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公开(公告)号：CN116489361A
公开(公告)日：2023-07-25
申请号：CN202310744995.1
申请日：2023-06-25
Applicant: 之江实验室
IPC: H04N19/146 , H04N19/70
Abstract: 本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
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Patent Agency Ranking
公开(公告)号：CN115033843B
公开(公告)日：2022-11-08
申请号：CN202210948609.6
申请日：2022-08-09
Applicant: 之江实验室
Abstract: 本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
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公开(公告)号：CN115035128A
公开(公告)日：2022-09-09
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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公开(公告)号：CN112596701B
公开(公告)日：2021-06-01
申请号：CN202110246352.5
申请日：2021-03-05
Applicant: 之江实验室
Abstract: 本发明公开一种基于单边雅克比奇异值分解的FPGA加速实现方法，该方法首先将输入矩阵平均分为n/2对列向量，并计算每对列向量的范数和内积，然后计算每对列向量的旋转矩阵，并执行正交变换，然后利用round‑robin调度机制将执行正交变换后得到的列向量写入到对应的相邻列向量进行替换，实现每一轮单边Jacobi计算均是在同一份电路上进行循环迭代的效果，简化了数据通道和控制通道的复杂设计，避免了FPGA实现过程中海量级信号布线资源的使用，降低了FPGA资源消耗，提升了电路工作时钟频率，从而显著提升整体性能。
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公开(公告)号：CN111443336B
公开(公告)日：2020-09-29
申请号：CN202010542067.3
申请日：2020-06-15
Applicant: 之江实验室
IPC: G01S7/35
Abstract: 本发明公开一种降低FMCW雷达系统数据传输吞吐量的方法，根据雷达系统探测范围内的目标，在预设较小的时间窗间隔内，其变化距离有限，存在空间局域性的特征，对应到距离维FFT，即1st FFT，即在频谱上对应目标频率值具有不变性。根据所关注的各物体目标在1st FFT分布情况，进行各频谱子带数字下变频处理，即先对ADC输出进行数字域NCO搬移，其次是抗混叠滤波处理，然后是相应的倍数抽取输出，从而达到降低整个雷达系统数据传输吞吐量的效果。
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公开(公告)号：CN110674927A
公开(公告)日：2020-01-10
申请号：CN201910857692.4
申请日：2019-09-09
Applicant: 之江实验室
Abstract: 本发明公开一种用于脉动阵列结构的数据重组方法，该方法首先从片外DDR存储体遵循原始数据的NCHW格式将输入特征图读入到缓冲，然后以卷积核二维平面尺寸为基本单元读取输入特征图，并沿着步长S移动方向给脉动阵列的各行输入端口分别提供卷积所需输入特征图数据，每个卷积核分别给脉动阵列的对应各列输入端口提供权重系数，输入特征图数据和相应的权重系数在脉动阵列的各个PE运算单元中完成卷积运算，然后依次输出卷积计算结果。该方法节省了数据重组过程中的软硬件开销，简化了数据调度重组设计的复杂度，优化了数据重组电路时序，同时减少片外DRAM访问次数从而降低了脉动阵列整体功耗。
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