一种基于FPGA+ARM架构的网关通信数据对时方法

    公开(公告)号:CN109828447B

    公开(公告)日:2021-01-05

    申请号:CN201811603909.0

    申请日:2018-12-26

    Abstract: 本发明涉及一种基于FPGA+ARM架构的网关通信数据对时方法,包括以下步骤:第一步:网关通信模块接收IRIG‑B码并输入到FPGA;第二步:FPGA按照IRIG‑B码编码格式解析BCD进制的时间信息;第三步:进而把天信息转换成月和日信息;第四步:FPGA把BCD进制的时间信息转换成十六进制,并对所有时间信息进行CRC编码;第五步:按照FPGA与ARM共享RAM区的数据格式,FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区;第六步:FPGA在成功解析出完整时间信息ta后才开始计时410ms;第七步:ARM接收到秒脉冲PPSa后,产生中断;第八步:ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms~1000ms内。本发明具有精度高、功耗低、性能稳定、传输快等优点,并能实现较强的抗干扰能力。

    一种四相位高速码元检测方法

    公开(公告)号:CN106788955B

    公开(公告)日:2020-06-19

    申请号:CN201611216777.7

    申请日:2016-12-26

    Abstract: 本发明属于数字通信技术领域,具体涉及适用于核电DCS通信设计的一种四相位高速码元检测方法。包括以下步骤:第一步:用四个时钟采集跳变沿;分别用clk1、clk2、clk3、clk4四个时钟采集跳变沿;第二步:选择最佳时钟,采集码元并输出给解码模块;当编码信号发生跳变时,与码元速率相同的0,90,180,270四个相位的时钟clk1、clk2、clk3、clk4,每个时钟检测到跳变沿的情况不同,根据不同的情况,选择最佳的采样时钟,保证采样速率与编码信号的准确匹配:第三步:若采集到码元跳变,再次选择最佳时钟,选择方法与第二步相同,继续采集码元。本发明与现有技术相比的优点在于:实现简单不需要额外的硬件资源,简单的逻辑就可以实现。

    一种安全级DCS故障安全通信架构

    公开(公告)号:CN108173730A

    公开(公告)日:2018-06-15

    申请号:CN201711189897.7

    申请日:2017-11-24

    Abstract: 本发明属于核电DCS通信技术领域,具体涉及一种安全级DCS故障安全通信架构。安全级DCS控制站包括控制器模块、维护接口模块、点对点通信模块、多节点通信模块以及I/O模块;安全级DCS通信由5类内部通信和3类外部通信构成,内部通信包括维护总线、I/O总线、安全控制总线、安全环网总线以及冗余同步总线,外部通信包括维护网络、点对点网络以及多节点网络。安全级DCS内部通信采用多组物理层完全独立的总线进行通信,各自实现不同的功能,数据通信互不影响,其中任何一组总线故障不影响其他总线的通信,避免了故障的蔓延;各组总线采用独立的通信机制及协议,保证了通信的独立性、功能单一性及确定性。

    一种高速脉冲量智能采集的实现方法

    公开(公告)号:CN108169557A

    公开(公告)日:2018-06-15

    申请号:CN201711189115.X

    申请日:2017-11-24

    Abstract: 本发明属于脉冲量采集技术领域,具体涉及一种高速脉冲量智能采集的实现方法。脉冲量智能采集包括:时间模式,固定时间计脉冲个数;计数模式,固定脉冲个数计时间;上电时,进入时间模式,此时固定时间为TMAX1,在此时间内采集到的脉冲个数为N,当N>计数阈值NMIN1时,进入计数模式,否则仍重复时间模式的采集过程;在计数模式,当计到计数阈值NMIN2时,所花时间为T,若T>固定时间TMAX2,则进入时间模式,固定时间为TMAX1;若T

    一种基于总线架构的算法库实现方法

    公开(公告)号:CN108107852A

    公开(公告)日:2018-06-01

    申请号:CN201711189133.8

    申请日:2017-11-24

    Abstract: 本发明属于工业控制技术领域,具体涉及一种基于总线架构的算法库实现方法。算法模块库中所有算法块均处于同一总线上,以供算法调度单元调度,完成运算数据的存取,指定算法块的计算;具体包括以下步骤:算法模块库接受算法调度单元的调度,被调度算法块获得总线控制权,启动该算法块运行,从总线中得到输入数据,并将类型转换为需要的格式;每个算法块通过共享运算单元实现逻辑资源复用,同时通过多运算单元实现计算并行化;经过调用共享运算单元和多运算单元之后,得到计算结果,将计算结果转换为输出数据类型的格式,输出至总线,并释放总线控制权。采用总线形式实现不同的算法块之间的调度,运算速度快、运行可靠性高。

    一种基于FPGA的算法库仿真验证平台实现方法

    公开(公告)号:CN106777729A

    公开(公告)日:2017-05-31

    申请号:CN201611217349.6

    申请日:2016-12-26

    CPC classification number: G06F17/5054

    Abstract: 本发明提供一种基于FPGA的算法库仿真验证平台实现方法。其步骤如下:第一步:按照核电站安全级控制系统应用的要求,所有的算法块都基本FPGA实现,将算法库中的所有算法块设置为统一的接口;第二步:产生各个算法块的仿真激励向量;第三步:如果需要添加算法块,只需要在该验证平台上增加算法块内容和对应的仿真向量,然后修改配置文件;第四步:将仿真工具输出的仿真结果与仿真器生成结果进行比对分析。本发明将每一个算法块统一为相同的接口,一旦需要增加算法块或者增加仿真向量,只需要修改配置文件,就可以自动调用该算法块,从而达到自动仿真的目的。

    一种基于FPGA技术的核安全级智能仿真验证平台的实现方法

    公开(公告)号:CN106773785A

    公开(公告)日:2017-05-31

    申请号:CN201611217358.5

    申请日:2016-12-26

    Abstract: 本发明提供一种基于FPGA技术的核安全级仪控系统的智能仿真验证平台的实现方法,其步骤如下:第一步:基于FPGA技术,按照核电站安全级仪控系统的硬件设备搭建仿真验证平台,给所有硬件板卡分配唯一的站号和槽位号;第二步:根据板卡被分配的站号和槽位号,配置各板卡参数、输入向量,仿真验证平台能够模拟实际核电站安全级仪控系统中一个板卡或多板卡的情况;第三步:搭建每个槽位对应板卡的波形窗口,输入输出信号波形分组化,进而形成一个闭环的仿真验证平台;第四步:启动仿真验证平台进行验证。本发明能够真实模拟实际核电站的核仪控系统,既能满足稳定性、可靠性和安全性,又能实现智能仿真验证。

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