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公开(公告)号：CN111403379B
公开(公告)日：2022-09-09
申请号：CN201910722077.2
申请日：2019-08-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明公开了一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，第一导电区域、第二导电区域和第三导电区域位于同一平面上，第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极，第二导电区域上形成有第二电极，第三导电区域的上方设有用于硅化物阻挡层，硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开，在发生ESD冲击时，寄生三极管导通，泄放ESD电流，对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域，能够有效地提升器件的静电放电保护能力。
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公开(公告)号：CN113839630A
公开(公告)日：2021-12-24
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的输出端；第二晶体管的栅极与互补输入信号端相连，漏极作为一级差分放大电路的互补信号输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决了超导电路和CMOS电路间信号幅值间的匹配问题。
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公开(公告)号：CN108063134B
公开(公告)日：2021-02-05
申请号：CN201711250882.7
申请日：2017-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路，其中，该NMOS器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极；所述NMOS器件为多指并联结构；所述NMOS器件的源漏区未掺杂NLDD和PHALO。当本发明的NMOS器件用于静电保护时，若输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。
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公开(公告)号：CN111725204A
公开(公告)日：2020-09-29
申请号：CN201910650174.5
申请日：2019-07-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明涉及一种具有双向SCR结构的ESD保护器件，包括：第一N阱、第二N阱、P阱和多晶硅层；利用所述多晶硅层进行隔离，通过所述第一P+注入区、所述第一N阱、所述P阱和所述第二N+注入区构成SCR1通路，以及通过所述第三P+注入区、所述第二N阱、所述P阱和所述第四N+注入区构成SCR2通路，所述SCR1通路和所述SCR2通路为芯片在各个方向的脉冲均提供了保护，本发明所述保护器件实现了单器件对于输入/输出端口的双向ESD保护，减少了完整ESD保护电路所需的器件数，版图面积大大缩减，降低了相应的寄生效应，另外，对于输出信号幅度高于电源电压或低于地线电压的电路，由于存在反偏PN结，亦不会出现漏电。
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公开(公告)号：CN111403470A
公开(公告)日：2020-07-10
申请号：CN201910743314.3
申请日：2019-08-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明公开了一种基于SOI工艺的晶闸管器件及静电保护电路，涉及集成电路技术领域。本发明通过在阱区上形成自对准栅极，分别将第一P型导电区与第一N型导电区、第一N型导电区与第二N型导电区进行隔离，使得晶闸管器件内部形成寄生PNP管和寄生NPN管，当NPN管导通时，PNP管也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。本发明的晶闸管器件的触发电压由第一N型导电区与P阱区形成的反向PN结的反向击穿电压决定，本发明的晶闸管器件的触发电压低于现有技术中的晶闸管的触发电压，因此本发明的基于SOI工艺的晶闸管器件能够提供更加有效的ESD保护性能。
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公开(公告)号：CN111403381A
公开(公告)日：2020-07-10
申请号：CN201910773025.8
申请日：2019-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本申请实施例公开的一种静电保护结构及静电保护电路，包括衬底、电阻、二极管组件和第一阱区；二极管组件和第一阱区均设置于所述衬底上；第一阱区为低压阱区；第一阱区包括第一掺杂区、第一绝缘区、第二掺杂区、第二绝缘区和第三掺杂区；第一绝缘区用于隔离第一掺杂区与第二掺杂区，第二绝缘区用于隔离第二掺杂区与第三掺杂区；第一绝缘区与第二绝缘区跨接引出高压栅极端；第一掺杂区与第三掺杂区跨接引出源极端，源极端接地；第二掺杂区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地。基于本申请实施例，通过在栅极端串接电阻，与漏极端-栅极端间寄生的耦合电容形成电容耦合效应，提高静电保护结构的导通均匀性。
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公开(公告)号：CN108122904B
公开(公告)日：2020-07-10
申请号：CN201711223054.4
申请日：2017-11-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
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公开(公告)号：CN108494400A
公开(公告)日：2018-09-04
申请号：CN201810146750.8
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种锁相环电路单粒子敏感性的量化评估方法，其包括：步骤S1，通过电路仿真或示波器测试，获得锁相环在被辐照前的输出波形；步骤S2，对所述锁相环进行单粒子效应仿真或实验，捕获所述锁相环在被辐照后的输出波形；步骤S3，计算获得所述锁相环在被辐照前的相位偏移和所述锁相环在被辐照后的相位偏移；步骤S4，累加获得所述锁相环在被辐照前的累积相位偏移和所述锁相环在被辐照后的累积相位偏移；步骤S5，计算获得累积相位抖动；步骤S6，将所述累积相位抖动等效为一个阶跃响应，利用所述阶跃响应的稳定值量化评估锁相环电路的单粒子敏感性。本发明通过提出累计相位抖动的指标，实现了锁相环电路单粒子敏感性的全面量化评估。
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公开(公告)号：CN117014009A
公开(公告)日：2023-11-07
申请号：CN202310905362.4
申请日：2023-07-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种SAR ADC单粒子翻转检测系统，包括：电荷再分配型逐次逼近式模数转换器和检测电路，所述检测电路包括不少于一个检测单元，用来在所述逐次逼近式模数转换器完成对输入信号的采样量化后再进行一次电荷分配和电压比较，来检测所述逐次逼近式模数转换器的残差电压是否正常收敛，进而判断是否发生单粒子翻转；所述检测电路的第一端口与所述比较器的输入端口连接，所述检测电路的第二端口与所述逻辑控制电路的输出端口连接。本发明以简单的电路逻辑、较小的面积损失对系统是否发生单粒子翻转进行检测。
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公开(公告)号：CN111403380B
公开(公告)日：2023-07-25
申请号：CN201910773021.X
申请日：2019-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本申请提供一种静电保护结构，包括：埋氧层、电阻和设置于埋氧层上的场效应晶体管和二极管组件，其中，场效应晶体管包括第一注入区、第一阱区、第二注入区、第二阱区和第三注入区，第一阱区与第二阱区均为低压阱区；第一阱区与第二阱区远离埋氧层的一面均设有绝缘层，第一阱区的绝缘层与第二阱区的绝缘层跨接引出栅极端，栅极端为高压栅极端；第一注入区与第三注入区跨接引出源极端，源极端接地；第二注入区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地，二极管组件与场效应晶体管连接。基于本申请实施例，通过在场效应晶体管的栅极串接电阻，与漏极‑栅极间寄生的耦合电容形成电容耦合效应，提高场效应晶体管的导通均匀性。
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