公开(公告)号：CN106549044A

公开(公告)日：2017-03-29

申请号：CN201510761415.5

申请日：2015-11-10

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/06

Abstract: 一种半导体装置。其为了解决如下问题：容性FP的电位分割效果较强，耗尽层容易到达n-区域的端。特征在于，边缘区具有：半导体基体；作为与第1导电型相反的导电型的第2导电型的半导体区域，其以pn结合的方式配置在半导体基体内；以及导体层，在半导体区域上方和半导体区域外侧的区域上方并列配置有多个所述导体层，所述导体层与半导体区域以及半导体区域外侧的区域绝缘，半导体区域外侧的区域上方的所述导体层与半导体区域外侧的区域上表面之间的距离大于半导体区域上方的所述导体层与导体区域上表面之间的距离。半导体基体上方的导体层与半导体基体上表面之间的距离大于半导体区域上方的导体层与半导体区域上表面之间的距离。

公开(公告)号：CN103715237B

公开(公告)日：2017-02-22

申请号：CN201310426420.1

申请日：2013-09-18

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/10 ,  H01L21/331

CPC classification number: H01L29/7395 ,  H01L29/1095 ,  H01L29/66325 ,  H01L29/66348 ,  H01L29/7393 ,  H01L29/7397

Abstract: 本发明提供半导体装置以及半导体装置的制造方法，高耐压/低导通电压，且抑制了闩锁现象的产生。所述半导体装置具有：p型集电区；n型漂移区，其配置于集电区上；p型基区，其配置于漂移区上；n型发射区，其配置于基区上；栅氧化膜，其配置于从发射区的上表面延伸而贯穿发射区以及基区的槽的底面及侧表面；以及栅电极，其隔着栅氧化膜与基区相对地嵌入到槽的内部，其中，基区的下表面的位置在与栅氧化膜接触的区中比离开栅氧化膜的区浅。

公开(公告)号：CN103579321B

公开(公告)日：2016-02-10

申请号：CN201210256998.2

申请日：2012-07-23

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明提供了一种半导体装置，在该半导体装置的外周区域中，第2半导体区域(32)达到半导体衬底(1)的第2主面(21)，半导体装置还具有第6半导体区域(50)，其与第2半导体区域(32)相接并具有第2导电类型，该第6半导体区域(50)包含半导体衬底(1)的第2主面的端部，并从半导体衬底(1)的第2主面(21)开始，达到比第4半导体区域(4)深的区域。根据本发明的半导体装置，通过在外周区域设置第6半导体区域(50)，使得耗尽层(14)的端部没有达到切割面(51)，而是使耗尽层(14)的端部达到了半导体衬底的第2主面(21)上，从而确保了半导体装置的耐压性。

公开(公告)号：CN102903740B

公开(公告)日：2015-06-24

申请号：CN201210435227.X

申请日：2006-12-11

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/08 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0615 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/41766 ,  H01L29/7397 ,  H01L29/7811

Abstract: 本发明涉及沟槽结构半导体装置。IGBT的半导体装置（1）具有内侧沟槽（2a）和外侧沟槽（2b）。与各沟槽（2a、2b）相邻地设置有发射极区域（3）。与发射极区域（3）以及各沟槽（2a、2b）相邻地设置P型基极区域（4）。与内侧沟槽（2a）相邻地设置第一N型基极区域（31）。与外侧沟槽（2b）和第一N型基极区域（31）相邻地设置杂质浓度比第一N型基极区域（31）低的第二N型基极区域（32）。在施加过电压时，在内侧沟槽（2a）的附近发生击穿，电流的集中被缓和，防止IGBT的破坏。

公开(公告)号：CN104124271A

公开(公告)日：2014-10-29

申请号：CN201310154379.7

申请日：2013-04-28

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7395 ,  H01L29/0603 ,  H01L29/0843 ,  H01L29/1004

Abstract: 本发明提供半导体装置，其具有：具有一个主面和另一个主面的半导体衬底；在上述半导体衬底内形成的p型集电区；在上述半导体衬底内配置于上述集电区上的n型漂移区；在上述半导体衬底内配置于上述漂移区上的p型基区；在上述半导体衬底内彼此离开而局部地配置于上述基区上而与上述基区构成pn结的n型发射区；以及从上述半导体衬底的一个主面贯穿上述发射区和上述基区的多个槽，上述基区与上述发射区双方在上述半导体衬底的一个主面交替地与上述槽延伸的侧壁面接触，该半导体装置具有孔，该孔在上述槽与上述槽之间离开上述槽并与上述槽延伸的方向平行地延伸，其深度为从上述半导体衬底的一个主面贯穿上述发射区的深度。

公开(公告)号：CN102171800B

公开(公告)日：2014-01-29

申请号：CN200980139284.X

申请日：2009-10-13

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/66333

Abstract: 本发明提供一种半导体装置及其制造方法，其能够获得同时实现较高的开关速度与较低的导通电阻的IGBT。该IGBT(10)中，结晶缺陷层(25)在有源区(20)中形成于n层(102)中，在无源区(40)形成于p型基板(101)中。即，有源区(20)中的结晶缺陷层(25)形成于从表面观察时比无源区(40)中的结晶缺陷层(25)浅的位置。在该IGBT(10)中，通过上述构成使得空穴注入量在无源区(40)中减少，从而提高开关速度。另一方面，有源区(20)中空穴注入量的减少量比无源区(40)少。因此能够抑制此时的导通电阻的增大。

公开(公告)号：CN102903740A

公开(公告)日：2013-01-30

申请号：CN201210435227.X

申请日：2006-12-11

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/08 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0615 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/41766 ,  H01L29/7397 ,  H01L29/7811

Abstract: 本发明涉及沟槽结构半导体装置。IGBT的半导体装置（1）具有内侧沟槽（2a）和外侧沟槽（2b）。与各沟槽（2a、2b）相邻地设置有发射极区域（3）。与发射极区域（3）以及各沟槽（2a、2b）相邻地设置P型基极区域（4）。与内侧沟槽（2a）相邻地设置第一N型基极区域（31）。与外侧沟槽（2b）和第一N型基极区域（31）相邻地设置杂质浓度比第一N型基极区域（31）低的第二N型基极区域（32）。在施加过电压时，在内侧沟槽（2a）的附近发生击穿，电流的集中被缓和，防止IGBT的破坏。

公开(公告)号：CN100463218C

公开(公告)日：2009-02-18

申请号：CN200680000077.2

申请日：2006-01-30

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L27/04 ,  H01L29/78 ,  H01L21/28

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 半导体元件(10)具有：形成于N-型基区(11)内的P型基区(13)；以及在P型基区(13)内相互隔开地形成多个的N+型发射区(14)。N+型发射区(14)形成为：N+型发射区(14)在半导体元件(10)的中心部占P型基区(13)的面积比例，小于N+型发射区(14)在半导体元件(10)的周边部占P型基区(13)的面积比例。

公开(公告)号：CN203351603U

公开(公告)日：2013-12-18

申请号：CN201320110450.7

申请日：2013-03-12

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/417 ,  H01L29/423

Abstract: 本实用新型提供一种半导体装置，该半导体装置具有半导体基板，该半导体基板具有：集电极区；漂移区；基极区；以及发射极区；其中，该半导体装置还具有：形成在从所述发射极区至所述漂移区的槽位；在槽位的底部以及侧壁上通过栅绝缘膜而设置的栅电极；在栅电极上以及半导体基板的一方的主平面上设置的绝缘膜；形成在从绝缘膜的表面至半导体基板的一方的主平面上的发射极区或基极区的、且比槽位的宽度窄的贯通孔；形成于所述贯通孔内的、与所述发射极区或所述基极区连接的第一电极的第一部分；延伸到所述绝缘膜上，与所述第一电极的第一部分连接的，由与所述第一电极的第一部分不同材料制成的第一电极的第二部分。

公开(公告)号：CN202772137U

公开(公告)日：2013-03-06

申请号：CN201220400517.6

申请日：2012-08-13

Applicant: 三垦电气株式会社

Inventor： 鸟居克行

IPC: H01L29/739 ,  H01L29/06

Abstract: 本实用新型提供了一种半导体装置，其具有半导体衬底(1)，在该半导体衬底(1)的外周区域中，第2半导体区域(32)达到半导体衬底(1)的第2主面(21)，从半导体衬底(1)的第2主面(21)的上方观察，在活性层形成区域的角部中，第4半导体区域(4)和第2半导体区域(32)相接。通过本实用新型提供的半导体装置，在活性层形成区域的角部中，由于不存在第3半导体区域(31)，从而防止了在IGBT的外周区域的角部附近的地方开始发生损坏的情况。