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公开(公告)号：CN112506806A
公开(公告)日：2021-03-16
申请号：CN202110139224.0
申请日：2021-02-02
申请人： 芯华章科技股份有限公司
发明人： 不公告发明人
IPC分类号： G06F11/36
摘要： 本公开提供一种用于调试程序的方法、电子设备及存储介质。该程序的代码包括多个语句，该方法包括：分析所述程序的代码以在所述多个语句中检测循环语句；响应于检测到所述循环语句，将第一系统任务关联到所述循环语句，所述第一系统任务被配置为在被运行时将所述循环语句的循环定位信息保存于内存中的栈区；以及响应于运行所述程序，读取所述栈区中的所述循环定位信息用于调试所述程序。
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公开(公告)号：CN112287569A
公开(公告)日：2021-01-29
申请号：CN202011585725.3
申请日：2020-12-29
申请人： 芯华章科技股份有限公司
IPC分类号： G06F30/20 , G06F30/3312 , G06F115/06
摘要： 本公开提供一种用于仿真逻辑系统设计的方法、电子设备及存储介质。该逻辑系统设计包括目标模块的第一实例和第二实例，该方法包括：获取与所述第一实例以及所述第二实例关联的第一标准延迟格式信息；根据所述第一标准延迟格式信息生成所述多个实例延迟路径的路径映射表；根据所述路径映射表以多个编码分别替代所述第一标准延迟格式信息中的多个实例延迟路径以生成第二标准延迟格式信息；根据所述第二标准延迟格式信息向所述第一实例和所述第二实例的多个实例延迟路径赋予相应的延迟值；根据赋予延迟赋值后的所述第一实例和所述第二实例进行仿真。
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公开(公告)号：CN112232003A
公开(公告)日：2021-01-15
申请号：CN202011490081.X
申请日：2020-12-17
申请人： 芯华章科技股份有限公司
发明人： 张锦亚
IPC分类号： G06F30/3308
摘要： 本公开提供一种对设计进行仿真的方法、电子设备及存储介质。所述设计包括带参数的主类以及所述主类的多个实例，包括第一实例和第二实例。该方法包括：通过分析所述设计来确定实例化所述主类时涉及的多个次级类，所述多个次级类用作所述主类的所述参数并且包括与所述第一实例对应的第一次级类和与所述第二实例对应的第二次级类；转译所述设计，以生成与所述第一实例和第二实例关联的第一临时代码；基于所述第一临时代码生成与所述第一实例和第二实例对应的实例机器码；并且基于多个所述实例机器码，使用所述多个实例对设计进行仿真。
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公开(公告)号：CN118364756A
公开(公告)日：2024-07-19
申请号：CN202310067404.1
申请日：2023-01-18
申请人： 芯华章科技股份有限公司
IPC分类号： G06F30/33
摘要： 本申请提供一种用于仿真逻辑系统设计的验证系统、方法、电子设备和非暂态计算机可读存储介质。其中，所述验证系统包括多个节点以及与所述多个节点对应的多个通信接口，所述多个节点包括：与第一验证工具关联的第一节点，所述第一节点配置为向所述第一验证工具提供第一通信接口，所述第一验证工具配置为运行所述逻辑系统设计的第一部分；与第二验证工具关联的第二节点，所述第二节点配置为向所述第二验证工具提供第二通信接口，所述第一通信接口与所述第二通信接口通信地耦接，所述第二验证工具配置为运行所述逻辑系统设计的第二部分。
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公开(公告)号：CN115293076B
公开(公告)日：2024-03-22
申请号：CN202210425352.6
申请日：2022-04-21
申请人： 芯华章科技股份有限公司
IPC分类号： G06F30/323 , G06F30/33 , G06F16/901 , G06F16/903
摘要： 本公开提供一种生成电路的方法、电子设备及存储介质。该方法包括：接收逻辑系统设计的描述；在所述逻辑系统设计的描述中识别包括数组的电路描述，其中，所述数组的索引是包括第一变量的表达式；基于所述第一变量确定所述索引的第一数量的索引值；根据所述第一数量的索引值生成与所述电路描述对应的目标电路。
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公开(公告)号：CN115392157B
公开(公告)日：2024-03-19
申请号：CN202210775444.7
申请日：2022-07-01
申请人： 芯华章科技股份有限公司
IPC分类号： G06F30/30
摘要： 本公开提供一种验证系统及在验证系统的多个FPGA之间同步时钟的方法，其中所述系统用于对芯片设计进行仿真和验证。该系统包括一个验证板，所述验证板包括：接口，用于接收第一用户指令和第二用户指令；多个FPGA；时钟源，用于产生根时钟信号和同步信号；资源配置单元，用于根据所述第一和第二用户指令分别将所述多个FPGA中的第一部分配置为第一组FPGA、第二部分配置为第二组FPGA；多个时钟同步单元，连接到所述时钟源和所述资源配置单元，并且包括连接到所述第一组和第二组FPGA的第一和第二时钟同步单元，所述第一和第二时钟同步单元用于分别根据所述第一和第二用户指令生成施加到所述第一组和第二组FPGA的第一和第二时钟信号。
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公开(公告)号：CN114860029B
公开(公告)日：2024-01-26
申请号：CN202210426982.5
申请日：2022-04-22
申请人： 芯华章科技股份有限公司
发明人： 王程禹
IPC分类号： G06F1/12
摘要： 本发明涉及一种多时钟域数字仿真电路的时钟生成方法，包括以下步骤：读取并解析多时钟域数字仿真电路中时钟列表，获取各时钟的参数；创建基准时钟，所述基准时钟的频率高于或等于时钟列表中任一时钟的频率，以基准时钟的周期计算基准步长；初始化数字仿真电路的时间以及各时钟的状态；令各时钟按基准步长前进，前进过程中调整各时钟的边沿位置至与基准时钟的对应边沿位置对齐；按照当前时间以及调整后的各时钟的边沿位置更新各时钟的状态。本发明利用数字仿真的特性，使尽可能多的时钟边沿对齐，使其尽可能集中到同一时刻动作，提升CPU的使用率以及仿真速度。
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公开(公告)号：CN114328062B
公开(公告)日：2023-09-05
申请号：CN202111372204.4
申请日：2021-11-18
申请人： 芯华章科技股份有限公司
摘要： 本申请提供一种校验缓存一致性的方法、装置和存储介质。其中，所述处理器包括由多个内核运行的多个线程，所述方法包括：读取缓存一致性的测试用例，所述测试用例包括施加到所述多个内核运行的多个线程的多个缓存操作；根据所述测试用例的描述生成所述多个缓存操作的执行示意图；接收在所述多个缓存操作中选择一目标缓存操作的选择指令；以及响应于所述选择指令，生成所述目标缓存操作的操作信息。
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公开(公告)号：CN114237557B
公开(公告)日：2023-08-15
申请号：CN202111303072.X
申请日：2021-11-04
申请人： 芯华章科技股份有限公司
IPC分类号： G06F8/20
摘要： 本公开提供一种调试逻辑系统设计的方法、电子设备及存储介质。该方法包括：运行所述逻辑系统设计；在第一时刻暂停所述逻辑系统设计的运行以保存所述逻辑系统设计在所述第一时刻的第一代码段；恢复所述逻辑系统设计的运行到第二时刻；在所述第二时刻暂停所述逻辑系统设计的运行以保存所述逻辑系统设计在所述第二时刻的第二代码段；以及在调试窗口的所述第一时刻和第二时刻处分别显示所述第一代码段和第二代码段。
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公开(公告)号：CN114707444B
公开(公告)日：2023-04-28
申请号：CN202210122435.8
申请日：2022-02-09
申请人： 芯华章科技股份有限公司
发明人： 朱嘉华
IPC分类号： G06F30/327 , G06F30/331 , G06F8/41 , G06F11/36
摘要： 本公开提供一种编译验证系统的方法、电子设备及存储介质。该方法包括：接收所述验证系统的描述；使用第一解析器和第二解析器解析所述验证系统的描述，以分别生成第一中间表示和第二中间表示；分析所述第一中间表示和所述第二中间表示以产生交换信息；基于所述交换信息优化所述第一中间表示或所述第二中间表示中的至少一个；以及基于优化后的所述第一中间表示和所述第二中间表示分别生成第一可实现代码和第二可实现代码，其中，所述第一中间表示和所述第二中间表示通过连接点相关，所述交换信息与所述连接点关联。
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