上下文感知的基于硬件的语音活动检测

    公开(公告)号:CN115699174A

    公开(公告)日:2023-02-03

    申请号:CN202180037137.2

    申请日:2021-05-24

    Abstract: 本公开的某些方面提供了一种用于执行语音活动检测的方法,包括:从电子设备的音频源接收音频数据;使用基于硬件的特征生成器基于所接收的音频数据来生成多个模型输入特征;向基于硬件的语音活动检测模型提供该多个模型输入特征;从该基于硬件的语音活动检测模型接收输出值;以及基于该输出值来确定该音频数据中的语音活动的存在。

    用于栅极绑定关断的新颖标准单元架构

    公开(公告)号:CN113314501A

    公开(公告)日:2021-08-27

    申请号:CN202110586414.7

    申请日:2018-12-07

    Abstract: 本申请涉及用于栅极绑定关断的新颖标准单元架构。根据本公开的某些方面,一种芯片包括:第一栅极、第二栅极、第一源极、设置在第一源极上的第一源极触点、在第一源极触点和第一栅极上方的金属互连、将第一栅极电耦合至该金属互连的第一栅极触点、以及将第一源极触点电耦合至该金属互连的第一通孔。该芯片还包括电源轨以及将第一源极触点电耦合至该电源轨的第二通孔。第二栅极处于第一源极与第一栅极之间,并且金属互连在第二栅极上方通过。

    用于栅极绑定关断的新颖标准单元架构

    公开(公告)号:CN111684592B

    公开(公告)日:2021-05-11

    申请号:CN201880088197.5

    申请日:2018-12-07

    Abstract: 根据本公开的某些方面,一种芯片包括:第一栅极、第二栅极、第一源极、设置在第一源极上的第一源极触点、在第一源极触点和第一栅极上方的金属互连、将第一栅极电耦合至该金属互连的第一栅极触点、以及将第一源极触点电耦合至该金属互连的第一通孔。该芯片还包括电源轨以及将第一源极触点电耦合至该电源轨的第二通孔。第二栅极处于第一源极与第一栅极之间,并且金属互连在第二栅极上方通过。

    用于高性能标准单元的多过孔结构

    公开(公告)号:CN110036477B

    公开(公告)日:2020-10-13

    申请号:CN201780075100.2

    申请日:2017-12-08

    Abstract: 一种IC的MOS器件,包括pMOS和nMOS晶体管。MOS器件进一步包括:第一Mx层互连,其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起;以及第二Mx层互连,其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起。第一和第二Mx层互连是平行的。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一Mx+1层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。

    启用状态压缩时对数据分组进行优先排序

    公开(公告)号:CN111108770A

    公开(公告)日:2020-05-05

    申请号:CN201880061270.X

    申请日:2018-09-27

    Abstract: 公开了用于在针对无线通信启用状态压缩时对数据分组进行优先排序的方法和装置。例如,所述方面包括接收按照用于传输的第一顺序调度的多个数据分组。所述方面还包括将多个数据分组中的一个或多个数据分组优先排序为一个或多个经优先排序的数据分组,按照与用于传输的第一顺序不同的顺序调度每个经优先排序的数据分组以用于传输。所述方面还包括将多个数据分组中的一个或多个未经优先排序的数据分组压缩为一个或多个经压缩的未经优先排序的数据分组。所述方面还包括按照第二顺序调度一个或多个经优先排序的数据分组和一个或多个经压缩的未优先排序的数据分组以用于传输,第二顺序与第一顺序不同。

    用于高性能标准单元的多过孔结构

    公开(公告)号:CN110036477A

    公开(公告)日:2019-07-19

    申请号:CN201780075100.2

    申请日:2017-12-08

    Abstract: 一种IC的MOS器件,包括pMOS和nMOS晶体管。MOS器件进一步包括:第一Mx层互连,其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起;以及第二Mx层互连,其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起。第一和第二Mx层互连是平行的。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一Mx+1层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。

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