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公开(公告)号：CN1146191C
公开(公告)日：2004-04-14
申请号：CN00801255.5
申请日：2000-07-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L12/40052 , H04L12/2801 , H04L12/40071 , H04L12/407
Abstract: 目的在于提供可以减轻总线复位发生时的固件处理负担的数据传输控制装置以及使用该装置的电子设备。在IEEE1394规格的数据传输控制装置中，在接收分组和下次的接收分组是在不同的总线复位间隔中接收的分组的情况下，生成翻转的比特BT。该BT被包含在RAM中存储的各分组的各首标中。准备指示RAM上的总线复位边界的总线复位指针(总线复位首标指针、总线复位ORB指针)，可以容易地区别总线复位发生前的接收分组和发生后的接收分组。在因发生总线复位而中止发送的情况下，通过寄存器将总线复位发送中止状态传送到固件。
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公开(公告)号：CN1354425A
公开(公告)日：2002-06-19
申请号：CN01130248.8
申请日：2001-10-25
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F5/06 , H03M9/00 , H04J3/0685
Abstract: 一种同时具有串行/并行转换功能和吸收时钟频率差等的缓冲功能的串行/并行转换电路、数据传送控制装置、电子设备。串行/并行转换电路包括数据保持寄存器50、判断电路60、和寄存器66。在CLK2的下一个时钟周期中将开始位的数据被判断为有效的数据单元看成有效的。在每一个CLK2的时钟周期判断数据单元是否有效,判断为无效的数据单元的数据输出仅等待1个时钟周期。生成写入脉冲信号,使数据保持寄存器50、数据状态寄存器52动作。
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公开(公告)号：CN1316144A
公开(公告)日：2001-10-03
申请号：CN00801255.5
申请日：2000-07-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L12/40052 , H04L12/2801 , H04L12/40071 , H04L12/407
Abstract: 目的在于提供可以减轻总线复位发生时的固件处理负担的数据传输控制装置以及使用该装置的电子设备。在IEEE1394规格的数据传输控制装置中,在接收分组和下次的接收分组是在不同的总线复位间隔中接收的分组的情况下,生成翻转的比特BT。该BT被包含在RAM中存储的各分组的各首标中。准备指示RAM上的总线复位边界的总线复位指针(总线复位首标指针、总线复位ORB指针),可以容易地区别总线复位发生前的接收分组和发生后的接收分组。在因发生总线复位而中止发送的情况下,通过寄存器将总线复位发送中止状态传送到固件。
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公开(公告)号：CN1292122A
公开(公告)日：2001-04-18
申请号：CN99803401.0
申请日：1999-10-26
Applicant: 精工爱普生株式会社
CPC classification number: H04L47/13 , G06F2213/0038 , H04L47/127 , H04L47/22
Abstract: 目的在于提供一种能有效地利用各节点具有的资源,减轻处理的额外开销的数据传输控制装置、电子设备。信息包整形电路接收从各节点发送的IEEE 1394标准的自ID信息包,并整形为用由一系列自ID信息包的行组成的数据和首部构成帧的信息包,与上层进行接口。删除自ID信息包的奇偶性,用删除了奇偶性的自ID信息包的行构成信息包的数据,同时将差错状态信息附加到奇偶性的尾部。使信息包的首部分离并写入首部局,将数据分离并写入数据区,同时将表示数据地址的数据指示字附到信息包的首部。在数据区设置自ID信息包专用区。检测是否在自ID期间中,并将能在自ID期间中传输的信息包看作自ID信息包,进行信息包整形。
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公开(公告)号：CN100484056C
公开(公告)日：2009-04-29
申请号：CN03136466.7
申请日：2000-07-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L12/40052 , H04L12/2801 , H04L12/40071 , H04L12/407
Abstract: 目的在于提供可以减轻总线复位发生时的固件处理负担的数据传输控制装置以及使用该装置的电子设备。在IEEE1394规格的数据传输控制装置中，在接收分组和下次的接收分组是在不同的总线复位间隔中接收的分组的情况下，生成翻转的比特BT。该BT被包含在RAM中存储的各分组的各首标中。准备指示RAM上的总线复位边界的总线复位指针(总线复位首标指针、总线复位ORB指针)，可以容易地区别总线复位发生前的接收分组和发生后的接收分组。在因发生总线复位而中止发送的情况下，通过寄存器将总线复位发送中止状态传送到固件。
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Patent Agency Ranking
公开(公告)号：CN100411342C
公开(公告)日：2008-08-13
申请号：CN200510112810.7
申请日：2005-10-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L25/0272
Abstract: 本发明提供了一种无线电收发机等，其可以以小规模的结构实现通过上游端口的数据传输和通过下游端口的数据传输。其中，无线电收发机包括：上游用差动信号线DPUP、DMUP；下游用差动信号线DPDW、DMDW；公用差动信号线DPCM、DMCM；第一发送驱动器(42)，其输出与DPUP、DMUP连接；第二发送驱动器(43)，其输出与DPDW、DMDW连接；开关电路(60)，在上游侧连接时，将发送驱动器(42)与逻辑电路(20)连接，在下游侧连接时，将发送驱动器(43)与逻辑电路(20)连接；开关电路(62)，在上游侧连接时，将DPUP、DMUP与DPCM、DMCM连接，在下游侧连接时，将DPDW、DMDW与DPCM、DMCM连接；第三发送驱动器(48)，与DPCM、DMCM连接。
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公开(公告)号：CN100351816C
公开(公告)日：2007-11-28
申请号：CN02119383.5
申请日：2002-05-14
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F13/385
Abstract: 在分配CBW和数据作为通过一个端点EP1传送的信息的情况下，设置准备有CBW区域12(可随机存取的命令存储区域)和EP1区域10(FIFO设定的数据存储区域)的缓冲器。然后，在从USB的命令阶段(命令传送)切换为数据阶段(数据传送)的情况下，将信息的读取区域从CBW区域12切换为EP1区域10，将从主机向端点EP1传送的OUT数据写入到EP1区域。以命令阶段中的确认返回到主机为条件，从CBW区域12切换为EP1区域10。在触发错误的情况下，即使ACK被返回，也不进行区域切换。
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公开(公告)号：CN100337403C
公开(公告)日：2007-09-12
申请号：CN200480010454.1
申请日：2004-09-06
Applicant: 精工爱普生株式会社
IPC: H03K19/00
Abstract: 本发明公开了一种接收电路，该接收电路包括：电流·电压变换电路，基于在差动信号线上流动的电流进行电流·电压变换，并输出电压信号；比较器，比较电压信号并输出输出信号；功率下降检测电路，在发送电路在普通传输模式时通过电流驱动差动信号线发送功率下降指令的情况下，基于比较器的比较结果，检测发送的功率下降指令；以及功率下降设置电路，当检测出功率下降指令时，将电流·电压变换电路和比较器中的至少一个设置为功率下降模式。
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公开(公告)号：CN1601981A
公开(公告)日：2005-03-30
申请号：CN03136466.7
申请日：2000-07-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L12/40052 , H04L12/2801 , H04L12/40071 , H04L12/407
Abstract: 目的在于提供可以减轻总线复位发生时的固件处理负担的数据传输控制装置以及使用该装置的电子设备。在IEEE1394规格的数据传输控制装置中，在接收分组和下次的接收分组是在不同的总线复位间隔中接收的分组的情况下，生成翻转的比特BT。该BT被包含在RAM中存储的各分组的各首标中。准备指示RAM上的总线复位边界的总线复位指针(总线复位首标指针、总线复位ORB指针)，可以容易地区别总线复位发生前的接收分组和发生后的接收分组。在因发生总线复位而中止发送的情况下，通过寄存器将总线复位发送中止状态传送到固件。
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公开(公告)号：CN1160634C
公开(公告)日：2004-08-04
申请号：CN01130248.8
申请日：2001-10-25
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F5/06 , H03M9/00 , H04J3/0685
Abstract: 一种同时具有串行/并行转换功能和吸收时钟频率差等的缓冲功能的串行/并行转换电路、数据传送控制装置、电子设备。串行/并行转换电路包括数据保持寄存器(50)、判断电路(60)、和寄存器(66)。在CLK2的下一个时钟周期中将开始位的数据被判断为有效的数据单元看成有效的。在每一个CLK2的时钟周期判断数据单元是否有效，判断为无效的数据单元的数据输出仅等待1个时钟周期。生成写入脉冲信号，使数据保持寄存器(50)、数据状态寄存器(52)动作。
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