公开(公告)号：CN1641649A

公开(公告)日：2005-07-20

申请号：CN200410101820.6

申请日：2004-12-24

Applicant: 清华大学

Inventor： 孙义和 ,  李翔宇

IPC: G06F17/50 ,  H04L9/30

Abstract: CMOS功耗平衡延时不敏感超前进位加法器用的进位产生电路和进位控制的进位产生电路属于密码芯片设计中的抗功耗分析工具领域，进位产生电路的特征在于：它含有一对交叉耦合的PMOS管，其漏极作为输出端；一对由时钟信号控制的PMOS管作充电开关；一对由时钟信号控制的NMOS管作放电开关；在放电开关和地之间有一个求值网络，它含有进位消除、进位传递、进位产生、输入信号控制的管子及相应的平衡管、复位管，共同构成一个动态差分求值电路，以保证得到一个对称的充放电结构。本发明从而构成一个动态交叉耦合差分电路。用本发明电路制作的功耗平衡加法器与一般加法器相比，其功率信号的信噪比升高了9倍。

公开(公告)号：CN1123781C

公开(公告)日：2003-10-08

申请号：CN00135864.2

申请日：2000-12-22

Applicant: 清华大学

Inventor： 孙义和 ,  徐磊 ,  陈弘毅

IPC: G01R31/28 ,  G06F17/16

Abstract: 本发明属于数字电子系统可测性设计技术领域。涉及用于低功耗集成电路可测性扫描设计的二维扫描树结构，包括对N个寄存器进行扫描，其特征在于，采用由H组扫描链电路和L组串行扫描链电路二部分构成的L×H的二维矩阵构造扫描树，其中L×H＝N，且寄存器的总位通过率RBP2为右式；式中M为扫描的组数。本发明可减少寄存器间的互联复杂度；可根据布局规划的需要来构造局部扫描链；且降低了对时钟树优化的要求。

公开(公告)号：CN2566363Y

公开(公告)日：2003-08-13

申请号：CN02243922.6

申请日：2002-07-31

Applicant: 清华大学

Inventor： 李树国 ,  周润德 ,  孙义和

IPC: G06F7/552 ,  H04L9/28

Abstract: VLSI用的智能卡模乘器结构属于智能卡加、解密技术领域。其特征在于：它用了一种适合于VLSI实现的高并性度算法，它把原始的Montgomery模乘算法的3次大数乘分解为2s2+s次小数乘，s是r进制数的位数；该智能卡模乘器的VLSI结构是一种用32位乘法器来实现1024位模乘运算且数据通道采用三级并行流水结构的高基模乘器。第一级为两个32乘法器并行执行。第二级为一个64的加法器累加两个64位的积并产生一个进位，第三级为一个求总的累加和的76位加法器。与现有结构相比，它有效地降低了芯片面积和模乘的时钟数，从而可在智能卡中实现RSA算法的数字签名与认证。