公开(公告)号：CN1499571A

公开(公告)日：2004-05-26

申请号：CN200310113236.8

申请日：2003-11-07

Applicant: 株式会社东芝

Inventor： 桥本耕治 ,  德留慎吾 ,  野岛茂树

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/82 ,  G03F1/00

CPC classification number: G03F1/36 ,  G06F17/5009 ,  G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

Abstract: 本发明提供即便是在余裕度窄的光刻工序中也可以提高晶片的成品率，可以降低集成电路器件的造价的集成电路的图形设计方法。对用来设计集成电路的电路图形的第1设计数据之中的至少一部分的部分数据计算出来的在被处理衬底上进行的光刻工序的余裕度和在被处理衬底上实际上被认为是必要的光刻工序的余裕度进行比较。在所计算的光刻工序的余裕度比被认为是必要的余裕度小的情况下，使得在被处理衬底上的光刻工序的余裕度成为与被认为是必要的光刻工序的余裕度同等以上的大小那样地修正部分数据。用修正后的部分数据更新第1设计数据以制作第2设计数据。