用于弹载数据采集系统的多通道数据信号同步存储方法

    公开(公告)号:CN101738141B

    公开(公告)日:2012-10-10

    申请号:CN200910310238.3

    申请日:2009-11-23

    Abstract: 用于弹载数据采集系统的多通道数据信号同步存储方法,它涉及一种多通道的数据信号同步存储方法。它解决了现有的数据信号同步存储方法的同步精度低的问题。其步骤为:外部控制器发出启动信号至多通道数据存储器;多通道数据存储器中的一个通道的时钟下降沿对所述启动信号进行锁存,获得同步启动信号,并将所述同步启动信号分别输出至其它所有通道;多通道数据存储器中其它所有通道中的每个通道的同一时钟周期的时钟上升沿检测所述同步启动信号后,进行同步数据存储。本发明可以用于多种多通道数据处理或数据通信的系统中。

    具有大容量存储功能的1553B硬件定时通讯模块

    公开(公告)号:CN102141971A

    公开(公告)日:2011-08-03

    申请号:CN201110006609.6

    申请日:2011-01-13

    Abstract: 具有大容量存储功能的1553B硬件定时通讯模块,涉及一种1553B硬件定时通讯模块。它解决了现有的1553B通讯模块不具备按照一定时序定时通讯的功能,以及大数据量通讯时系统工作效率低的问题。它的1553B总线接口芯片的总线数据信号、总线地址信号和控制信号的输出或输入端分别与FPGA的总线数据信号、总线地址信号和控制信号的输入或输出端连接;FPGA的PCI IP核的信号输出或输入端连入PCI总线;SDRAM的数据信号和地址信号输入或输出端分别与FPGA的数据信号和地址信号输出或输入端连接。本发明的硬件定时通讯过程经空闲状态、延迟状态、数据读取状态、等待状态和判断状态实现。本发明适用于各类具有1553B通讯的测控系统中。

    用于弹载数据采集系统的多通道数据信号同步存储方法

    公开(公告)号:CN101738141A

    公开(公告)日:2010-06-16

    申请号:CN200910310238.3

    申请日:2009-11-23

    Abstract: 用于弹载数据采集系统的多通道数据信号同步存储方法,它涉及一种多通道的数据信号同步存储方法。它解决了现有的数据信号同步存储方法的同步精度低的问题。其步骤为:外部控制器发出启动信号至多通道数据存储器;多通道数据存储器中的一个通道的时钟下降沿对所述启动信号进行锁存,获得同步启动信号,并将所述同步启动信号分别输出至其它所有通道;多通道数据存储器中其它所有通道中的每个通道的同一时钟周期的时钟上升沿检测所述同步启动信号后,进行同步数据存储。本发明可以用于多种多通道数据处理或数据通信的系统中。

    2.5D集成电路BIST测试链配置优化模型及测试链路配置方法

    公开(公告)号:CN118033379A

    公开(公告)日:2024-05-14

    申请号:CN202410208461.1

    申请日:2024-02-26

    Abstract: 2.5D集成电路BIST测试链配置优化模型及测试链路配置方法,属于集成电路测试领域,本发明为解决现有2.5D集成电路测试时平衡测试时间与测试硬件开销的效果不理想的问题。本发明优化模型描述为:将2.5D集成电路中间层上的M个晶片水平划分出最多#imgabs0#个测试链,再垂直划分出最多#imgabs1#个测试组;优化模型的决策变量可以定义为:决策变量xij的集合#imgabs2#和决策变量zikj的集合#imgabs3##imgabs4#优化模型的目标为最小化测试成本F1以及最小化硬件成本F2。

    一种基于多智能体深度强化学习的分布式混合流水车间调度方法

    公开(公告)号:CN117891220A

    公开(公告)日:2024-04-16

    申请号:CN202410074533.8

    申请日:2024-01-18

    Abstract: 一种基于多智能体深度强化学习的分布式混合流水车间调度方法,属于制造生产车间的调度排产技术领域,本发明为解决分布式混合流水车间调度的技术普遍存在响应速度慢、求解效率不高的问题。本发明对于以最大完工时间最小和总能耗最小为优化目标的分布式混合流水车间调度问题,该方法首先将各机器作为智能体搭建多智能体神经网络模型,随后使用模型对大量分布式混合流水生产算例进行计算求解,并使用经验库对训练过程中动作、奖励和状态变化情况进行保存,再通过对经验库进行随机采样对各神经网络进行训练,训练过程中使用验证算例集对模型进行检验,最后使用完成训练的模型对分布式混合流水车间调度问题进行求解。

    基于分解多目标进化算法的2.5D集成电路测试路径优化方法

    公开(公告)号:CN116843024A

    公开(公告)日:2023-10-03

    申请号:CN202310808109.7

    申请日:2023-07-03

    Abstract: 基于分解多目标进化算法的2.5D集成电路测试路径优化方法,属于集成电路测试优化领域,本发明为解决传统优化方法在求解多目标优化问题时,通常需要问题的梯度信息而不能够高效地求解,平衡测试时间与测试硬件开销的效果不理想的问题。本发明方法包括:步骤一、初始化,对2.5D集成电路的测试路径配置方案生成初始种群,并依据多目标进化算法评估初始种群指标,选择最优适应度指标作为初始种群的理想点;步骤二、采用交叉和变异算子产生新解,并依据多目标进化算法评估新解、更新理想点步骤三、环境选择,包括更新邻域解和精英解集合;步骤四、多次执行步骤二、三迭代过程,直至迭代结束,输出精英解集合。

    一种基于欠采样的二相编码信号的参数估计方法

    公开(公告)号:CN108696468B

    公开(公告)日:2020-10-02

    申请号:CN201810380229.0

    申请日:2018-04-25

    Abstract: 一种基于欠采样的二相编码信号的参数估计方法,本发明涉及二相编码信号的参数估计方法。本发明为了解决现有采样率过高的问题。本发明提出的多通道并行采样系统,可以实现对BPSK信号的欠采样,最低的等效采样率仅为可以对信号参数进行准确估计。当信号频率很高时,本发明采样方法可以以远小于奈奎斯特采样频率的速率完成采样和参数估计,可以极大的降低采样设备的压力。针对带宽为B的带限信号,本发明的采样率是奈奎斯特采样率的倍。针对非带限信号,奈奎斯特采样理论上无法实现无信息丢失的采样,本发明的采样率为本发明用于通信信号处理领域。

    一种低功耗边界扫描测试方法

    公开(公告)号:CN110007217A

    公开(公告)日:2019-07-12

    申请号:CN201910431231.0

    申请日:2019-05-22

    Abstract: 一种低功耗边界扫描测试方法,属于SOC边界扫描测试领域,本发明为解决现有的低功耗边界扫描测试方法以牺牲故障覆盖率为代价,影响测试结果的问题。本发明方法为:SOC上的每个芯片的输出端接入BSLC扫描单元,n个BSLC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连,串联构成输入边界扫描链,用于向功能路径发送测试激励;每个芯片的输入端接入BSCC扫描单元,m个BSCC扫描单元中相邻两边界扫描单元的SI端和SO端依次相连,串联构成输出边界扫描链,用于捕获和移出测试响应。每一位测试数据移入时,整个扫描链上触发器的状态转换不超过两次,大大减少了测试功耗。

    基于编码译码的数字微流控生物芯片在线测试结构及方法

    公开(公告)号:CN107238790A

    公开(公告)日:2017-10-10

    申请号:CN201710388109.0

    申请日:2017-05-27

    CPC classification number: G01R31/282 G01R31/281 G01R31/2851

    Abstract: 本发明提供了一种基于编码译码的数字微流控生物芯片在线测试结构及方法,其解决了在线测试中故障发现不及时、错误修复时间长且资源消耗多,以及控制引脚过多导致的芯片规模过大的技术问题。包括译码器,输入端与控制器连接,输出端与电极连接,用于将电压信号根据译码规则转换为电极驱动序列,作用于各个电极上;编码器,输入端与电极连接,输出端与控制器连接,用于将各电极的实际电压信号经电路编码后通过数据总线传回控制器;及控制器,用于将传回电压信号与输出的电压信号进行对比,判断电极是否出现故障,若有,则将对应的电极标记为故障,并对之后的液滴调度进行调整。本发明广泛应用于数字微流控生物芯片在线测试技术领域。

    基于IP核资源复用的多核SOC测试封装结构及测试方法

    公开(公告)号:CN107064772A

    公开(公告)日:2017-08-18

    申请号:CN201710134801.0

    申请日:2017-03-07

    CPC classification number: G01R31/2896

    Abstract: 本发明提供了一种基于IP核资源复用的多核SOC测试封装结构及测试方法,其解决了多供电电压下重复测试负担大、测试时间长和测试费用高的技术问题。包括至少一个IP核,相同电压域内、分享相同测试资源的IP核划分至同一个IP核组,并以IP核组为单位通过测试总线连接在测试存储机制上,每个IP核都采用IPCRM测试封装结构;还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路,且基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组。本发明广泛应用于多核系统芯片SOC测试技术领域。

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