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公开(公告)号：CN112561036A
公开(公告)日：2021-03-26
申请号：CN202011470304.6
申请日：2020-12-14
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种HE‑LSTM网络结构及其对应的FPGA硬件加速器，包括遗忘门、输入门、输出门和记忆细胞，遗忘门为ft＝σ(Wfhht‑1+bf)，并使用1‑ft来替换输入门it，从而得到一个参数更少的HE‑LSTM网络结构，FPGA硬件加速器采用流水线架构，和分段线性函数替代非线性函数的方法，本发明硬件资源的消耗少，减少了LSTM的网络的冗余参数，并且对模型精度的影响几乎可以忽略不计。
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公开(公告)号：CN107193533B
公开(公告)日：2020-08-18
申请号：CN201710645082.9
申请日：2017-07-31
Applicant: 南京航空航天大学
IPC: G06F7/58
Abstract: 本发明提出一种新型低成本高速真随机数发生器，包括：链式振荡器、触发器阵列和异或门阵列；链式振荡器通过异或门实现振荡环嵌套，可以产生高速振荡信号，每个振荡环通过异或门互相影响产生不稳定的相移与频偏；触发器阵列用于以高速时钟采样链式振荡器中每个非门及异或门后的信号；异或门阵列用于将所有采样信号通过异或运算整合成一个信号进行输出，可以得到高速随机数。本发明相对于基于振荡环的真随机数发生器，突破了采样率低的限制，相对于基于亚稳态的真随机数发生器，大大降低了硬件资源开销，提高了随机数特性。
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公开(公告)号：CN111313890A
公开(公告)日：2020-06-19
申请号：CN201910873564.9
申请日：2019-09-16
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种高性能近似全加器门级单元，包括：第一或非门、第二或非门、第三或非门和非门；第一或非门的第一输入端为加数输入端，第二输入端为被加数输入端，输出端连接第二或非门的第一输入端和第三或非门的第一输入端；第二或非门的第二输入端为低位进位输入端，第二或非门的输出端为本门级单元的和输出端；第二或非门的第二输入端还与非门的输入端连接，而非门的输出端连接第三或非门的第二输入端，第三或非门的输出端为本门级单元的高位进位输出端。本发明相比于精确的全加器，在关键路径延迟上分别有着50％的性能提高，在电路复杂度上则有着58％的节省。
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Patent Agency Ranking
公开(公告)号：CN106301786B
公开(公告)日：2019-04-02
申请号：CN201610654990.X
申请日：2016-08-10
Applicant: 南京航空航天大学
IPC: H04L9/32
Abstract: 本发明公开了一种基于SRAM型存储器的物理不可克隆函数响应纠错电路，包括：编码模块用于将物理不可克隆函数的响应结合由随机数组成的密钥序列通过特定的编码规则映射成唯一对应的位置码序列；解码模块用于将物理不可克隆函数的响应结合原有的位置码序列反映射还原出密钥序列；控制模块实现编码和解码之间的转换、时序和地址的生成、各模块电路之间的线路控制和计算编码前密钥和解码后密钥之间的相似度的功能。本发明克服了SRAM PUF响应的不稳定性，将不稳定的SRAMPUF响应输出转换为稳定的密钥和位置码之间的映射关系，从而实现了硬件身份的认证，提高了身份认证的安全性，简化了认证过程，提高了认证效率，降低了硬件成本。
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公开(公告)号：CN104168264B
公开(公告)日：2017-12-26
申请号：CN201410332657.8
申请日：2014-07-11
Applicant: 南京航空航天大学
IPC: H04L29/06
Abstract: 本发明公开了一种低成本、高安全性物理不可克隆函数电路。该物理不可克隆函数电路由异或门环密钥生成器与带密钥的散列函数电路两部分构成。该系统将密钥生成器生成的输出信号作为散列函数的输入信号，通过散列函数对输入的激励信号拼接密钥后的信息进行加密运算得相应的响应信号。这种结构实现了低成本的物理不可克隆函数，同时利用带密钥的散列函数增强了抗侧信道攻击的安全性。在密钥生成器中集成有决策模块用以改善响应信号不稳定的现象。本发明是一种新型的低成本、高安全性物理不可克隆函数电路，硬件资源消耗少，功耗低，安全性高。
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公开(公告)号：CN105162735A
公开(公告)日：2015-12-16
申请号：CN201510512768.1
申请日：2015-08-19
Applicant: 南京航空航天大学
Abstract: 本发明公开一种面向深空通信的自适应传输装置及算法，传输装置上行链路发射端包括状态字解析模块、状态字组帧模块、发射参数调整模块、发送帧队列模块及发送模块；接收端包括接收模块、解调模块、状态字提取模块、信道估计与门限判决模块、反馈状态字生成模块、状态字解析模块及接收参数调整模块。本发明提出一种由外部状态信息控制的包含可编程积分梳妆滤波器和可调整环路滤波器的自适应多速率载波同步电路，可实现对多种速率信号的自适应鉴频、鉴相，其利用信道相干时间和码元速率确定传输帧长的方法，能够有效降低信道时间选择性衰落对传输性能的影响。
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公开(公告)号：CN104238992A
公开(公告)日：2014-12-24
申请号：CN201410451869.8
申请日：2014-09-09
Applicant: 南京航空航天大学
IPC: G06F7/485
Abstract: 本发明公开了一种高性能非精确浮点加法器及其应用方法，该非精确浮点加法器由非精确指数加法器、尾数交换单元、移位单元、非精确尾数加法器、符号逻辑单元、指数更新单元以及非精确规则化单元组成，所述非精确指数加法器和非精确尾数加法器的高位m比特为精确定点加法器、低位n比特为非精确定点加法器。在应用本发明时，非精确指数和尾数加法器中精确定点加法器的位数以及非精确定点加法器的位数需要通过软件仿真的方法确定。本发明可以接受符合IEEE754协议的各种精度的浮点数，是一种新型的高速、低功耗、小面积的浮点加法器，在嵌入式数字信号处理器领域具有广阔的应用前景。
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公开(公告)号：CN114780057B
公开(公告)日：2025-04-01
申请号：CN202210321371.4
申请日：2022-03-30
Applicant: 南京航空航天大学
Abstract: 本发明提供一种基于Saber密钥封装的多项式硬件乘法器及使用方法，其中多项式硬件乘法器包括寻址电路、公共多项式数据加载模块、系数乘法累加电路和控制模块；控制模块控制整体状态走向，给寻址电路提供两个乘数的地址索引。第一存储单元输出64位数据，经过公共多项式数据加载模块能够稳定得到连续的2路系数流，同时秘密多项式的2路系数流可以直接按照地址从第二存储单元读出，2路秘密多项式的低3位绝对值与13位的0组成19位Com_s信号，上述三路信号进入系数乘法累加电路进行运算。本发明避免频繁地读写累加结果的周期，并且不用暂停多项式乘法器，在保持硬件资源消耗基本不变和同样的低功耗的情况下，缩短运算时间。
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