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公开(公告)号：CN117037871B
公开(公告)日：2024-02-27
申请号：CN202311298426.5
申请日：2023-10-09
Applicant: 之江实验室
IPC: G11C11/22
Abstract: 本申请涉及一种存内计算结果的读出电路、读出方法及存储器，该电路包括依次连接的钳位电路、电流镜电路、放大电路以及模数转换电路，钳位电路、电流镜电路与铁电存储阵列的位线连接，模数转换电路与控制器连接；钳位电路用于将位线的电压锁定为预设电压；电流镜电路用于基于预设电压对位线的电流进行采样，并转换为对应的采样电压；放大电路用于放大采样电压；模数转换电路用于将放大处理后的采样电压进行模数转换，得到转换电压并发送至控制器，控制器基于转换电压得到对应的存内计算结果，解决了相关技术中存在的通过读取铁电存储阵列(56)对比文件黄江波;付炜;付志红.一种钳位电压源时域发射电路研究与设计.电子科技.2018,(06),31-35.
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公开(公告)号：CN116863490A
公开(公告)日：2023-10-10
申请号：CN202311130216.5
申请日：2023-09-04
Applicant: 之江实验室
IPC: G06V30/226 , G06V30/162 , G06V10/82 , G06N3/063 , G06N3/048 , G06N3/047
Abstract: 本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、偏置计算每个神经元的输出信号；FeFET存储器，用于存储神经网络权重；数据输出单元，用于比较第二全连接层模块中每个神经元的输出信号，获取识别结果。
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公开(公告)号：CN116662730A
公开(公告)日：2023-08-29
申请号：CN202310960973.9
申请日：2023-08-02
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
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公开(公告)号：CN116382617B
公开(公告)日：2023-08-29
申请号：CN202310669739.0
申请日：2023-06-07
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的带并行排序功能的奇异值分解加速器，包含外部DDR存储器、AXI接口、k份单边雅克比正交变换电路，2k份内部BRAM存储；k份单边雅克比正交变换计算电路并行生成范数α与β，并根据两者大小关系对旋转矩阵J进行分类处理，按轮询调度机制状态机执行第1轮到第k轮的单边雅克比计算，在第k+1轮到第n‑1轮时，除最后一对列向量范数α与β保持前述规则，其余列向量对范数值进行对调交换，且旋转矩阵J以其转置矩阵JT代替，经反复迭代直至收敛。本发明可实现奇异值分解过程对奇异值排序同步完成，消除单独排序处理所需的耗时，节省专门用于处理排序功能实现的硬件资源开销，显著提高硬件加速效果。
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公开(公告)号：CN116170601B
公开(公告)日：2023-07-11
申请号：CN202310451246.X
申请日：2023-04-25
Applicant: 之江实验室
IPC: H04N19/423 , H04N19/436 , H04N19/176
Abstract: 本发明公开一种基于四列列向量分块奇异值分解的图像压缩方法，该方法中待压缩图像以矩阵形式输入，每四列图像元素为一组进行平均分块，一列图像元素对应一列列向量，对每一块内的四列列向量进行两两组合，并分别计算各种组合对应的二阶范数以及单位向量内积，根据单位列向量内积大小，决定最终组合方式以及数据源头交换规则；并执行单边雅克比旋转计算操作；与列向量输入数据源头交换规则相一致，单边雅克比计算更新的结果输出也按照相应规则写回并覆盖原有的列向量数据。本发明可实现矩阵奇异值分解的图像压缩过程低效计算行为减少、收敛速度加快以及并行计算效率提升。
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Patent Agency Ranking
公开(公告)号：CN116342394A
公开(公告)日：2023-06-27
申请号：CN202310618823.X
申请日：2023-05-30
Applicant: 之江实验室
IPC: G06T3/40
Abstract: 本发明公开了一种基于FPGA的实时图像去马赛克方法、装置和介质，该方法基于FPGA实现RAW域到RGB域的实时性转换，首先确定RAW域图像排列模式、图像分辨率大小、量化位宽、每个时钟输入像素点数和每个时钟输出像素点数；然后确定不同分量的插值模板；其次根据插值模板对图像进行行列流水线缓存获取待插值矩阵；再根据插值模板和待插值矩阵计算目标像素点缺失的通道分量；最后对插值结果进行转换处理输出。本发明采用流水线设计，处理延迟低，可利用像素间的相关信息提高插值质量，计算复杂度低，计算灵活，可灵活适配不同分辨率、不同量化位宽、不同RAW域排列模式、不同每个时钟输入像素点数和每个时钟输出像素点数的情况。
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公开(公告)号：CN115985380B
公开(公告)日：2023-06-20
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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公开(公告)号：CN115985380A
公开(公告)日：2023-04-18
申请号：CN202310261551.2
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于数字电路控制的FeFET阵列数据校验方法，该方法通过构建m*n个铁电晶体管FeFET组成的存储阵列及其外围电路铁电晶体管FeFET阵列，再根据权重数据存储缓存中的数据设计出校验码编码规则，然后利用数字电路完成校验码的生成及读写控制；实现计算前校验及测试阶段校验两种校验方式，以达到计算前快速校验及坏点确定的目标。本发明能够有效地降低存储在FeFET阵列中数据校验过程的数据读取时间、功耗和数据，将FeFET阵列存内计算的特性发挥出来。
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公开(公告)号：CN115035128B
公开(公告)日：2022-11-08
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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公开(公告)号：CN112632465A
公开(公告)日：2021-04-09
申请号：CN202110246334.7
申请日：2021-03-05
Applicant: 之江实验室
IPC: G06F17/16
Abstract: 本发明公开一种基于FPGA的实对称矩阵特征值分解的数据存储方法，该方法充分利用上三角结构阵列从上到下每行存储的数据个数线性递减，存在接近一半的存储空闲，采用RAM互补存储结构替代常见的乒乓结构，将空闲存储充分利用，从而实现了节省接近原来一半的RAM存储资源的效果。此外，将每行元素的寻址地址从右往左排序以取代通常的从左至右排序，保留了原有实对称矩阵的行列交换规律，利于上三角阵列结构经Jacobi旋转计算后行列数据交换规律的数字电路实现。本发明对于大尺寸矩阵的特征值分解，可以降低外部DDR的访存次数，甚至将整体算法完全部署到FPGA内部实现，从而显著提高实对称矩阵特征值分解的效率。
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