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公开(公告)号：CN101930357B
公开(公告)日：2013-07-31
申请号：CN201010256400.0
申请日：2010-08-17
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种采用可配置的片上存储装置实现访存操作的系统及方法。所述可配置的片上存储装置的配置方法，包括下列步骤：根据应用程序的计算特点，判断是否需要对片上存储进行配置，若是，则执行步骤020；否则，不对所述片上存储进行配置，而将其作为Cache使用；判断对SPM或Cache的空间大小的要求是否严格，若是，则细粒度配置：以缓冲行为单位对所述片上存储进行配置；否则，粗粒度配置：以路为单位对所述片上存储进行配置，每一路对应一位标志位，标志位为1表示是SPM，标志位为0表示是Cache。
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公开(公告)号：CN101916180B
公开(公告)日：2013-05-29
申请号：CN201010251490.4
申请日：2010-08-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及RISC处理器中执行寄存器类型指令的方法和系统，方法包括：步骤1，发现汇编代码中寄存器类型指令在执行时，所用类型寄存器的可用数目不足，则生成所述寄存器类型指令对应的宏指令，使用所述宏指令代替所述寄存器类型指令；步骤2，按流水线方式对汇编代码进行取指令、译码、读寄存器和发射、执行、以及写回；在译码时，识别出当前指令为宏指令或寄存器类型指令，对于寄存器类型指令，在寄存器号中添加表明操作数类型的标志位，生成完整寄存器号；在读寄存器时，读取当前指令的完整寄存器号的标志位所指定类型的寄存器堆中同寄存器号对应的寄存器。本发明能够提高程序运行的性能，而不受限于处理器中特定类型物理寄存器的数目。
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公开(公告)号：CN102110073A
公开(公告)日：2011-06-29
申请号：CN201110034399.1
申请日：2011-02-01
Applicant: 中国科学院计算技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 本发明提供一种片上共享高速缓存的替换装置和方法以及相应处理器，该装置包括局部性打分模块和替换选择模块，其中：所述局部性打分模块包括多个打分寄存器，所述打分寄存器用于存储缓存块地址和所述缓存块地址的分数；所述局部性打分模块用于对访问地址和已缓存数据对应的地址打分，并对打分寄存器中所存储的缓存块地址和缓存块地址的分数进行更新；替换选择模块用于对于所述访问地址分数最低的情况，将所述访问地址旁路，否则用所述访问地址所对应的数据替换分数最低的已缓存数据对应的地址所对应的数据。本发明解决了多核/众核处理器中共享高速缓存抖动现象严重问题，更好地利用了共享高速缓存。
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公开(公告)号：CN101916180A
公开(公告)日：2010-12-15
申请号：CN201010251490.4
申请日：2010-08-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及RISC处理器中执行寄存器类型指令的方法和系统，方法包括：步骤1，发现汇编代码中寄存器类型指令在执行时，所用类型寄存器的可用数目不足，则生成所述寄存器类型指令对应的宏指令，使用所述宏指令代替所述寄存器类型指令；步骤2，按流水线方式对汇编代码进行取指令、译码、读寄存器和发射、执行、以及写回；在译码时，识别出当前指令为宏指令或寄存器类型指令，对于寄存器类型指令，在寄存器号中添加表明操作数类型的标志位，生成完整寄存器号；在读寄存器时，读取当前指令的完整寄存器号的标志位所指定类型的寄存器堆中同寄存器号对应的寄存器。本发明能够提高程序运行的性能，而不受限于处理器中特定类型物理寄存器的数目。
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公开(公告)号：CN101840368A
公开(公告)日：2010-09-22
申请号：CN201010135260.1
申请日：2010-03-26
Applicant: 中国科学院计算技术研究所
IPC: G06F11/267
Abstract: 本发明涉及多核处理器的JTAG实时片上调试方法及其系统，方法包括：步骤1，软件调试器对被调试的多核处理器的核，生成符合JTAG控制协议的控制命令，转化为控制流，发送至增强型TAP控制器；步骤2，增强型TAP控制器将接收的控制流转化为符合片上调试通讯协议的数据包，通过调试总线发送给调试客户端；步骤3，调试客户端将接收的数据包转化为控制命令，响应控制命令产生响应数据，通过调试总线返回给增强型TAP控制器；步骤4，增强型TAP控制器将接收的响应数据转化为符合JTAG控制协议的控制流，软件调试器通过所述增强型TAP控制器获得所述控制流。本发明能够对多核处理器进行调试，而不受多核处理器的核的数量的制约。
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Patent Agency Ranking
公开(公告)号：CN100520739C
公开(公告)日：2009-07-29
申请号：CN200610171518.7
申请日：2006-12-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种快速虚实地址转换装置，包括取指和译码部件、发射部件、执行单元、地址计算单元、高速缓存、快速虚实地址转换部件和数据选择部件；还包括增强访存队列，增强访存队列包括访存队列和选择单元；快速虚实地址转换部件包括快速虚实地址转换表单元和物理地址生成单元；其中，取指和译码部件电连接到发射部件上，发射部件则与执行单元和地址计算单元相连，执行单元和地址计算单元之间并联连接，执行单元连接在结果总线上，地址计算单元与增强访存队列电连接，增强访存队列则连接到高速缓存和快速虚实地址转换部件上，高速缓存和快速虚实地址转换部件并联到数据选择部件上，数据选择部件则与结果总线连接。本发明还公开了一种快速虚实地址转换方法。
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公开(公告)号：CN101196826A
公开(公告)日：2008-06-11
申请号：CN200710308574.5
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F9/45
Abstract: 本发明公开了一种满足SystemC语法要求的多核处理器及获得其执行代码的方法。该多核处理器包括：多个用于交换数据的交换单元连接形成的阵列，多个用于数据处理的处理单元与所述交换单元连接；连接在相邻的所述处理单元之间的用于相邻处理单元之间同步和数据共享的本地资源单元，和与所述交换单元连接的至少一个用于所有处理单元之间同步和数据共享的全局资源单元。该方法包括：步骤S1，将SystemC软件模型翻译成处理单元指令集编译器能够编译的代码；步骤S2，将所述软件模型中的进程映射到处理单元上，并将SystemC中的语法元素分别映射到本地资源单元和全局资源单元中。本发明能够显著降低嵌入式系统开发难度。
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公开(公告)号：CN114860169A
公开(公告)日：2022-08-05
申请号：CN202210510935.9
申请日：2022-05-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种片上SRAM阵列存储装置，所述装置包括多个并列的bank块，每个bank块包括数量相同的连续的多个SRAM单元，每个SRAM单元包括连续的多行存储空间，不同bank块中的同一位置的SRAM单元组成一个SRAM单元行,其中，各个bank块中的各个SRAM单元按照如下方式进行编址：以第一个SRAM单元行中的第一个SRAM单元为起点进行顺序编址，以使相邻地址分散在不同bank块中；相邻SRAM单元行中，后一个SRAM单元行的第一个SRAM单元在前一个SRAM单元行的最后一个SRAM单元的地址的基础上顺序编址。
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公开(公告)号：CN109241342B
公开(公告)日：2022-04-19
申请号：CN201810811468.7
申请日：2018-07-23
Applicant: 中国科学院计算技术研究所
IPC: G06F16/73
Abstract: 本发明涉及一种基于深度线索的视频场景检索方法和系统，包括：获取样本视频，并将样本视频作为输入视频；将输入视频分割为场景片段，根据场景片段的视频场景信息，提取深度线索，对深度线索构成的空间数据降维，作为空间信息描述子；对输入视频进行帧采样得到关键帧，提取关键帧的特征，作为彩色信息描述子；建立空间信息描述子与彩色信息描述子的索引关系，得到场景描述子；对所有样本视频的场景描述子建立视频场景特征库；获取待检索视频，并作为输入视频，得到待检索视频的空间描述子与彩色信息描述子，并根据待检索视频的空间描述子，检索视频场景特征库，得到初步检索结果，对初步检索结果进行彩色特征筛选得到待检索视频的最终检索结果。
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公开(公告)号：CN106161254B
公开(公告)日：2019-06-18
申请号：CN201610565739.6
申请日：2016-07-18
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: H04L12/741 , H04L12/861 , H04L12/863 , H04L12/933 , H04L12/935
Abstract: 本发明提出一种多目的数据传输网路路由装置、方法、芯片、路由器，涉及多核或众核结构下片上网络的路由结构设计领域，该方法包括接收原始数据包，将目的地址相异数据相同的所述原始数据包进行合并，生成合并后的数据包，将所述合并后的数据包进行拆组操作，生成一个或多个数据包，根据所述目的地址，将数据包送入与所述目的地址相对应的消息输入队列中，通过仲裁操作，选择相应的输出端口将所述消息输入队列中的数据包进行输出。
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