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公开(公告)号：CN102520903A
公开(公告)日：2012-06-27
申请号：CN201110415155.8
申请日：2011-12-13
Applicant: 中国科学院自动化研究所
IPC: G06F7/02
Abstract: 本发明公开了一种支持定浮点可重构的长度可配置的向量最大/最小值网络，包括：并行浮点数据预处理单元，用于对接收的512位向量数据A的格式进行分析，并针对不同的数据格式分别进行处理，将处理后得到的浮点数据输出给可重构比较器网络，将处理后得到的各种标志位输出给结果选择单元；Mask寄存器，用于控制参与最大/最小值的数据；可重构比较器网络，用于将接收自并行浮点数据预处理单元的浮点数据以及接收自Mask寄存器的值作为输入，对向量数据依次进行比较，将得到的最大/值结果输出给结果选择单元；以及结果选择单元，用于接收可重构比较器网络的输出，根据接收自并行浮点数据预处理单元的各种标志位输出得到最终的向量最大/最小值结果。
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公开(公告)号：CN101847093A
公开(公告)日：2010-09-29
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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公开(公告)号：CN101840383A
公开(公告)日：2010-09-22
申请号：CN201010162192.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持连续/离散地址多数据并行访问的可配置存储器结构，包括：存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；处理数据输入输出的控制电路，用于处理数据的读出和写入行为；处理读写信号的控制电路，用于产生读写行为需要的控制信号；配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。利用本发明，实现了数据传输方式的多样化，进而满足了处理器对存储器进行高吞吐、高并行的数据访问需求。
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公开(公告)号：CN101840324A
公开(公告)日：2010-09-22
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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公开(公告)号：CN101833441A
公开(公告)日：2010-09-15
申请号：CN201010162350.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种并行向量处理引擎结构，该结构包括局部存储器、总线控制器、向量处理单元和通信同步单元，其中，该局部存储器由多个存储块组成，每个存储块独立运行，且每个存储块作为一从设备通过总线与该总线控制器连接，该向量处理单元与该通信同步单元均作为一主设备通过该总线控制器连接。本发明提供的并行向量处理引擎结构，能够优化向量计算，提高了芯片的数字信号处理能力。
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Patent Agency Ranking
公开(公告)号：CN103399725B
公开(公告)日：2017-04-12
申请号：CN201310343999.5
申请日：2013-08-08
Applicant: 中国科学院自动化研究所
IPC: G06F7/535
Abstract: 本发明公开了一种不恢复余数的除法器，其包括：数据预处理模块，其用于对外部输入数据做预处理，并输出值数据运算模块；数据运算模块，其用于根据外部输入数据做不恢复余数除法中的加减迭代运算，得到部分余数结果和部分商结果，并在余数修正阶段与商修正阶段对所述部分余数结果和部分商结果进行修正，然后输出余数结果、修正后的余数结果、商结果和修整后的商结果；数据输出模块，其用于根据控制模块输出的控制信号选择余数结果与修正后的余数结果之一和商结果与修正后的商结果之一输出；控制模块，其用于输出控制信号，以控制其他模块进行相应的数据处理和数据输出。
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公开(公告)号：CN103235762B
公开(公告)日：2016-06-22
申请号：CN201310138977.5
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: G06F12/02
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种自索引寄存器文件堆装置，包括寄存器存储体和该寄存器存储体的外围逻辑，所述寄存储存储体配置为自索引区和普通区，所述自索引区的大小、起始寄存器号可以灵活配置，普通区采用常数寄存器号方式进行索引。当对该寄存器文件堆装置发起读写启动信号时，该寄存器文件堆装置自动计算当前所需索引号，读写均在所述自索引区内，当读写到自索引区边界后，下次操作自动转到自索引区起始位置。本发明具有编程的便利性，且能够节省处理器的功耗。
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公开(公告)号：CN104486624A
公开(公告)日：2015-04-01
申请号：CN201410796177.7
申请日：2014-12-18
Applicant: 中国科学院自动化研究所
IPC: H04N19/13 , H04N19/129 , H04N19/91
Abstract: 本发明公开了一种CAVLC熵解码器及熵解码方法。该解码器包括CAVLC控制器、解码模块和存储模块和数据拼接模块。解码器对码流中非零系数较少的情况做了专门优化；在CAVLC控制器和解码模块间加入旁路电路提前进行解码状态跳转的判断，以节约时钟周期；并将前游程解码与幅值前缀解码并在一个模块完成。本发明在提高熵解码效率的同时节约了面积开销。
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公开(公告)号：CN102495719B
公开(公告)日：2014-09-24
申请号：CN201110421015.1
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种向量浮点运算装置及方法，该向量浮点运算装置包括N个标量运算单元、指令译码单元、数据分发单元、结果收集单元以及标志位更新逻辑单元，其中N的大小可以根据设计而定，支持向量-向量，向量-标量间的多种运算。本发明的向量浮点运算装置及方法具有设计简单高效，扩展性和可重构性好，并行性高等优点。
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