公开(公告)号：CN102497514A

公开(公告)日：2012-06-13

申请号：CN201110419825.3

申请日：2011-12-15

Applicant: 中国科学院自动化研究所

Inventor： 倪素萍 ,  杜学亮 ,  郭若杉 ,  林啸 ,  蒿杰 ,  张森

IPC: H04N5/262 ,  H04N7/08

Abstract: 本发明公开了一种具有无延时、短延时和长延时的三通道的转发视频信号的设备，该设备主要包括视频信号接收模块、三通道转发处理模块、视频信号发送模块、通道寄存器和短/长延时寄存器。本发明还公开了一种对视频信号进行三通道转发的方法，所述方法包括：接收视频信号；提取颜色数据；根据时延要求从无延时通道、短延时通道和长延时通道中选择一条转发颜色数据；根据选择的转发通道产生同步时序；将同步时序与颜色数据组合形成新的视频信号；将所述新的视频信号转发出去。本发明支持无延时、短延时和长延时的转发路径，利用本发明，用户可以根据特定视频处理的具体时延，灵活配置其延时参数，满足多种延时需求。

公开(公告)号：CN102609245B

公开(公告)日：2014-09-17

申请号：CN201110435859.1

申请日：2011-12-22

Applicant: 中国科学院自动化研究所

Inventor： 王东琳 ,  蒿杰 ,  谢少林 ,  杜学亮 ,  林啸

IPC: G06F9/38

Abstract: 本发明公开了一种异构多核处理器，包括宽数据流运算模块、控制/调用模块和数据交互模块，其中所述宽数据流运算模块运行代数指令，用于完成大块、大面、大线等宽数据流的密集型运算；所述控制/调用模块运行标量指令，用于完成对宽数据流运算部分的顶层参数设置，控制它的运算，同时也完成宽数据流计算部分的非连续二次计算任务；所述数据交互模块用于完成整个异构多核处理器的互连与数据交互。本发明的异构多核处理器基于两级运算架构器，它分离了宽数据流式运算和控制/调用类运算，大大增强了数据流水的完整性，并且保证了高密度计算的连续性和封闭性，降低了运算结点间的通讯消耗，进而大大提高各个运算部件的使用效率。

公开(公告)号：CN103744684A

公开(公告)日：2014-04-23

申请号：CN201410036245.X

申请日：2014-01-24

Applicant: 中国科学院自动化研究所

Inventor： 倪素萍 ,  杜学亮 ,  林啸 ,  谭吉来 ,  卜中华 ,  郭若杉

IPC: G06F9/44

Abstract: 本发明公开了一种异构软硬件协同开发的方法及系统，方法包括：声明和定义能够被异构从处理器执行的函数；根据不同开发阶段目标码所执行的硬件平台定义不同的配置文件和编译文件，其中配置文件中定义适用于相应硬件平台的编译工具链变量的具体表示，所述编译文件用于定义当前适用的配置文件以及编译工具链变量；根据所述配置文件和编译文件编译源程序，进而获得目标码，并在相应的硬件平台上运行所述目标码。本发明针对SoC的硬件开发流程，优化了应用开发流程，可以在很小的代价下开发应用软件，节约了高昂的资金投入和人员投入。

公开(公告)号：CN102521190A

公开(公告)日：2012-06-27

申请号：CN201110428057.8

申请日：2011-12-19

Applicant: 中国科学院自动化研究所

Inventor： 王东琳 ,  杜学亮 ,  倪素萍 ,  郭若杉

IPC: G06F13/40

Abstract: 本发明公开了一种多线总线系统。该系统包括实时高速总线、非实时高速总线、非实时低速总线、低速总线互联模块、高速总线互联模块，高速存储器、嵌入式处理器、实时总线输入输出模块、实时总线数据处理模块、非实时高速总线输入输出模块、非实时低速总线输入输出模块。实时总线输入输出模块、实时总线数据处理模块和高速存储器通过实时高速总线接口与实时高速总线相连；嵌入式处理器、非实时高速总线输入输出模块通过非实时高速总线接口与非实时高速总线相连；非实时低速总线输入输出模块通过非实时低速总线接口与非实时低速总线相连；非实时低速总线通过低速总线互联模块与非实时高速总线相连，非实时高速总线通过高速总线互联模块与高速总线相连。本发明可以提供高效的大数据量实时传送和实时处理，有效利用总线带宽。

公开(公告)号：CN102497544A

公开(公告)日：2012-06-13

申请号：CN201110419891.0

申请日：2011-12-15

Applicant: 中国科学院自动化研究所

Inventor： 倪素萍 ,  杜学亮 ,  郭若杉 ,  林啸 ,  蒿杰 ,  张森

IPC: H04N7/24

Abstract: 本发明公开了一种对视频数据的存取进行控制的装置，该装置包括写通道和读通道，写通道包括：缓存控制模块，先入先出存储器1和总线写控制模块；读通道包括：总线读控制模块和先入先出存储器2。其中，缓存控制模块将视频数据暂存在先入先出存储器1中，然后由总线写控制模块通过三个并行写模块将视频数据通过系统总线存入外部存储体中；总线读控制模块通过三个并行读模块将外部存储体中的视频数据读出，暂存到先入先出存储器2中。本发明通过采用跨时钟域、两端数据宽度不同的先入先出存储器来进行数据缓冲，并利用三个并行写控制和三个并行读控制来实时存取视频数据，从而能够有效地利用总线带宽，避免总线的竞争。

公开(公告)号：CN102404578A

公开(公告)日：2012-04-04

申请号：CN201110433231.8

申请日：2011-12-21

Applicant: 中国科学院自动化研究所

Inventor： 杜学亮 ,  郭若杉 ,  倪素萍 ,  林啸 ,  蒿杰 ,  张森

IPC: H04N7/26 ,  H04N7/15 ,  H04N7/18

Abstract: 本发明公开了一种多通道视频传输系统及方法，其中该系统包括发送端和接收端，所述发送端包括视频源和视频码流发送装置，所述接收端包括视频码流接收装置。本发明的所述发送端还包括多通道JPEG编码器，用于对视频码流进行JPEG压缩以生成编码图像序列；所述接收端还包括多通道JEPG解码器，用于对视频编码图像序列进行JPEG解压缩以生成视频码流。本发明能够充分利用JPEG的并行性和低复杂度来对高清视频进行压缩，使基于IP网络的传输带宽可以满足高清视频的实时性要求，从而实现多通道高清视频在网络带宽资源有限的情况下，以较低的系统开发成本实现视频的最优化传输效果。