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公开(公告)号:CN102946247B
公开(公告)日:2015-03-18
申请号:CN201210442638.1
申请日:2012-11-08
Applicant: 东南大学
IPC: H03K23/00
Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路,包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN;步骤1)DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length,计算出分频因子N1和N2两个值,其中N1的值为偶数;步骤2)N1和N2输入到SCLK_GEN,由SCLK_GEN产生串行时钟SCLK;步骤3)SCLK输入到WS_GEN,由WS_GEN产生WS;WS_GEN是一个可配置分频器,分频值N=ws_length×2。本发明利用两个分频因子,对MCLK分频得到非等周期的SCLK,进而再产生相应的WS信号,减少PLL电路以及额外晶振的使用,达到降低成本和减少面积。
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公开(公告)号:CN103969668A
公开(公告)日:2014-08-06
申请号:CN201410231307.2
申请日:2014-05-28
Applicant: 东南大学
IPC: G01S19/37
CPC classification number: G01S19/37
Abstract: 本发明公开了一种GPS卫星导航信号的位同步方法,包括对接收的卫星导航信号计算载噪比,确定非相干次数,采集20组连续间隔为1ms的数据。然后生成不同频率步进的频率补偿项,并对每组数据进行频率补偿,对补偿后的信号求包络找出每组数据中的最大值。随后根据前面所确定的非相干次数重复进行这些操作。最后,通过判断20个可能边界位置处的最大值所在位置来确定真实比特边界位置。采用本发明所述的方法可以在接收机跟踪环路中存在频率误差时仍能正确进行位同步,保证了位同步的可靠性,具有较高的商用价值。
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公开(公告)号:CN102608622B
公开(公告)日:2013-07-10
申请号:CN201210059148.3
申请日:2012-03-08
Applicant: 东南大学
IPC: G01S19/13
Abstract: 一种全球定位系统导航数据的完整性存储方法,适用于GPS软件接收机的数据存储系统,利用创新设计的数据结构对GPS导航数据进行存储,从而保证了GPS接收机温启动和热启动时所利用的导航数据的完整性。该数据存储区包括星历数据部分、历书数据部分和数据完整标识部分,GPS接收机解码获得导航数据后,将一系列需要的星历、历书等数据分别传输进星历数据部分和历书数据部分,当所有数据都完整后,对数据完整标识部分进行设置,实现用于GPS导航数据完整性的数据存储,从而给GPS接收机识别完整的、可用的导航数据提供了确定的方法。
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公开(公告)号:CN102514531A
公开(公告)日:2012-06-27
申请号:CN201110446198.2
申请日:2011-12-28
Applicant: 东南大学
Abstract: 本发明公开了一种车载全景实时监控及记录系统,包括视频采集子系统、数据处理子系统、存储子系统和显示子系统,所述视频采集子系统用于采集车辆四周的视频数据并将采集到的视频数据发送给数据处理子系统,所述数据处理子系统用于将接收到的视频数据解码后,输出到存储子系统和显示子系统。本发明解决机动车驾驶员在车内视野狭小的问题,同时可以记录一定时间内车辆四周环境及人员流动状态的视频。
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公开(公告)号:CN101640534B
公开(公告)日:2011-09-14
申请号:CN200910184798.9
申请日:2009-08-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种应用快速频率捕获方法的全数字锁相环,用于对设有包括鉴相鉴频器,时间数字转换器,数字滤波器,数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率,其特征在于:通过设计的算法找到控制数控振荡器频率的一个控制字,受该控制字控制的数控振荡器输出的频率经过分频后得到分频时钟频率与参考时钟频率相近;该全数字锁相环设有快速频率捕获和锁相两个环路,两个环路交替工作,首先由快速频率捕获环路完成频率捕获,然后再由锁相环路完成精确锁定。
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公开(公告)号:CN101109801B
公开(公告)日:2010-10-27
申请号:CN200710024877.4
申请日:2007-07-06
Applicant: 东南大学
Abstract: 本发明公开了一种全球定位系统相关器电路,包括:6位全加器、寄存器组、锁存器组和时钟产生电路,6位全加器与寄存器组连接,寄存器组与锁存器组连接,时钟产生电路的第一时钟信号作寄存器组的开关控制信号,时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号,在6位全加器与锁存器组之间设有14位计数器,14位计数器功能控制端C与6位全加器最高位进位信号端连接,14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接,时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号,时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号,该第三时钟信号用作14位计数器的复位信号。
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公开(公告)号:CN101640534A
公开(公告)日:2010-02-03
申请号:CN200910184798.9
申请日:2009-08-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种应用快速频率捕获方法的全数字锁相环,用于对设有包括鉴相鉴频器,时间数字转换器,数字滤波器,数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率,其特征在于:通过设计的算法找到控制数控振荡器频率的一个控制字,受该控制字控制的数控振荡器输出的频率经过分频后得到分频时钟频率与参考时钟频率相近;该全数字锁相环设有快速频率捕获和锁相两个环路,两个环路交替工作,首先由快速频率捕获环路完成频率捕获,然后再由锁相环路完成精确锁定。
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公开(公告)号:CN101561833A
公开(公告)日:2009-10-21
申请号:CN200910031327.4
申请日:2009-05-08
Applicant: 东南大学
IPC: G06F17/50
Abstract: 一种专用指令集处理器处理器的设计方法是一种在芯片设计之初就进行精确性能评估的方法,并且是提前具体应用的测试,使设计流程加快并且减少因芯片性能达不到要求而重新设计的可能性。其方法是在设计前期建立LISA的处理器模型,通过LISA模型生成相应的软件工具,并在ARM ESL上搭建与真实硬件性能相仿的虚拟原型平台,包括设计平台需要的周期精确的AHB总线模型、EMI模型、SDRAM模型;通过修改处理器的模型,搜索出各种不同情况下的性能,获得最优的软硬件划分方法;通过扩展平台上模块的模型,直接在模型上进行验证,加快处理器的设计周期。
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