公开(公告)号：CN104867522B

公开(公告)日：2017-12-22

申请号：CN201510300151.3

申请日：2015-05-31

Applicant: 上海交通大学

Inventor： 王旭 ,  毛志刚

IPC: G11C11/413

Abstract: 本发明公开了一种高速低功耗电荷泵SRAM及其实现方法，该电荷泵SRAM包括SRAM单元和电荷泵电路，所述电荷泵电路一端连接至所述SRAM单元的位线上，另一端连接至电源网络，所述电荷泵电路用于将所述SRAM单元的位线泄放电荷暂时存储在电容中，并将电容中存储的电荷通过电容串联升压的方式转移至电源网络,通过本发明，可以有效降低SRAM写操作的功耗，并使得SRAM的写操作时间比现有的电荷泵SRAM技术显著缩短。

公开(公告)号：CN104615829B

公开(公告)日：2017-12-01

申请号：CN201510067789.7

申请日：2015-02-09

Applicant: 上海交通大学

Inventor： 绳伟光 ,  毛志刚

IPC: G06F17/50

Abstract: 本发明公开了一种频率感知的快速DFF软错误率评估方法，用于评估DFF由于中子辐射而发生的软错误率，包括在DFF的工作频率范围内选定多个工作频率，获取DFF的与这些选定的工作频率一一对应的多个软错误率，对这些软错误率与选定的工作频率进行拟合，获得软错误率相关于工作频率的函数关系，根据该函数关系，获得工作在任意工作频率的DFF的软错误率。本发明相应地公开了一种频率感知的快速DFF软错误率评估系统。本发明针对现有方法评测速度慢的问题，解决了时序逻辑部件的快速软错误率评测问题，以本发明为基础进行方法的组合与扩展可以同时解决评测速度与时序逻辑电路评测的问题。

公开(公告)号：CN103532542B

公开(公告)日：2016-08-31

申请号：CN201310483269.5

申请日：2013-10-15

Applicant: 上海交通大学

Inventor： 金威 ,  刘毅超 ,  黄海超 ,  张桂迪 ,  何卫锋 ,  杨立吾 ,  毛志刚

IPC: H03K19/094

Abstract: 本发明公开了一种用于时钟树的反相器电路，该反相器电路包括一对串联的PMOS管与NMOS管，该PMOS管与该NMOS管的栅极相连，漏极相连，该反相器电路的输入接在该PMOS管与该NMOS管的栅极，输出接在该PMOS管与该NMOS管的漏极，该PMOS管的源极接电源，该NMOS管的源极接地，本发明之反相器电路在最低1.0V工作电压下也能保持延时平衡。

公开(公告)号：CN105808367A

公开(公告)日：2016-07-27

申请号：CN201610125319.6

申请日：2016-03-04

Applicant: 上海交通大学 ,  北京微电子技术研究所

Inventor： 景乃锋 ,  蒋剑飞 ,  李桃中 ,  何卫锋 ,  赵元富 ,  陈雷 ,  李学武 ,  王硕 ,  周婧 ,  毛志刚

IPC: G06F11/07

CPC classification number: G06F11/0706

Abstract: 本发明公开了一种现场可编程门阵列软错误容错方法及结构，该方法包括：利用布线算法，找出现场可编程门阵列中源逻辑单元和目标逻辑单元之间的原始路径和备份路径，所述备份路径不同于所述原始路径且与所述原始路径具有相同逻辑配置；当所述原始路径或备份路径出现软错误时，控制所述原始路径或备份路径中出错线路也就是受害线的输出电平值；对所述原始路径和所述备份路径进行逻辑或运算，使目标逻辑单元获得正确的信号值。本发明在现有的布线资源中找出原始路径和备份路径，针对布线资源进行备份恢复，只需要增加占用资源很少的错误控制电路和错误恢复结构，即可实现现场可编程门阵列软错误容错，降低了容错结构中的资源开销，冗余结构少。

公开(公告)号：CN105468568A

公开(公告)日：2016-04-06

申请号：CN201510779977.2

申请日：2015-11-13

Applicant: 上海交通大学

Inventor： 绳伟光 ,  蒋剑飞 ,  毛志刚

IPC: G06F15/78 ,  G06F13/16

CPC classification number: G06F15/7867 ,  G06F13/1663 ,  G06F15/7871 ,  G06F2213/1602

Abstract: 本发明公开了一种粗粒度可重构计算系统，用于执行应用程序的源代码的串行执行部分和并行执行部分，其中的并行执行部分被转换为配置信息。本发明包括通用处理器核、粗粒度可重构阵列、主存储器、共享存储器和配置信息存储器。粗粒度可重构阵列执行该并行执行部分，包括成阵列排布的多个执行单元；各执行单元包括三个多路复用器、运算器和寄存器堆，多路复用器接收输入数据，运算器执行运算并将运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明的粗粒度可重构计算系统适用的应用类型广，硬件代价低且能保证良好的性能，节省了配置时间，提升了效率。

公开(公告)号：CN102739198B

公开(公告)日：2016-03-02

申请号：CN201210249599.3

申请日：2012-07-18

Applicant: 上海交通大学

Inventor： 金威 ,  鲁晟 ,  何卫锋 ,  毛志刚

IPC: H03K3/011 ,  H03K3/02

Abstract: 本发明提供一种基于TGMS结构的D触发器，所述D触发器适用于亚阈值低电压工作条件，所述D触发器包括依次级联连接的主级锁存器和从级锁存器，所述主级锁存器用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器用于稳定地将所述主级锁存器的输出值锁存输出；所述主级锁存器包括第一传输门、第二传输门、第一反向器和第二反向器；所述从级锁存器包括第三传输门、第四传输门、第三反向器和第四反向器。

公开(公告)号：CN103092559B

公开(公告)日：2015-12-02

申请号：CN201310037554.4

申请日：2013-01-30

Applicant: 上海交通大学

Inventor： 洪亮 ,  朱惠 ,  何卫锋 ,  李琛 ,  毛志刚

IPC: G06F7/52

Abstract: 本发明涉及一种用于HEVC标准下DCT/IDCT电路的乘法器结构，包括依次串联连接的预处理运算模块、第一级移位加运算模块和第二级移位加运算模块，所述的预运算单元设有输入数据端口和输入参数端口，所述的第二级移位加运算模块设有运算结果输出端口。与现有技术相比，本发明具有可满足系统功能并具有更小的硬件资源占用和更快的运行周期等优点。

公开(公告)号：CN104636258A

公开(公告)日：2015-05-20

申请号：CN201510112361.X

申请日：2015-03-13

Applicant: 上海交通大学

Inventor： 郭晓天 ,  绳伟光 ,  何卫峰 ,  景乃峰 ,  蒋剑飞 ,  毛志刚

IPC: G06F11/36

Abstract: 本发明提供了一种面向可重构支撑软件的可信测试方法，其从过程的角度出发，强调了测试尽早执行的原则；同时，在对目标软件进行测试之前，先获取目标软件的测试需求，从而使得测试更具有针对性和准确性；再次，依据目标软件的通过标准进行测试，由此使得测试更高效和准确；另外，依据获取的目标软件测试需求，能够参与目标软件的全过程，从而对目标软件进行过程控制。

公开(公告)号：CN103761196A

公开(公告)日：2014-04-30

申请号：CN201410052185.0

申请日：2014-02-14

Applicant: 上海交通大学

Inventor： 谢憬 ,  王琴 ,  郭筝 ,  唐正 ,  毛志刚

IPC: G06F12/08

Abstract: 本发明提供了一种二维块数据存储系统，包括：片上主存，用于存储由二维块数据分成的4乘4的原子块；主核处理器，用于将原子块分配到相应原子块；与主核处理器通过配置总线连接的多核阵列，包括64个轻量级处理器、64个高速存储单元、16个块间传输模块和块内传输模块；与所述多核阵列通过访问总线连接的直接存储器访问设备，所述直接存储器访问设备通过多层总线与所述片上主存连接；与所述直接存储器访问设备连接的高速缓存，能够减轻轻量级处理器和片上主存间的不平衡性，及解决一维二维之间的不匹配的问题。

公开(公告)号：CN102739198A

公开(公告)日：2012-10-17

申请号：CN201210249599.3

申请日：2012-07-18

Applicant: 上海交通大学

Inventor： 金威 ,  鲁晟 ,  何卫锋 ,  毛志刚

IPC: H03K3/011 ,  H03K3/02

Abstract: 本发明提供一种基于TGMS结构的D触发器，所述D触发器适用于亚阈值低电压工作条件，所述D触发器包括依次级联连接的主级锁存器和从级锁存器，所述主级锁存器用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器用于稳定地将所述主级锁存器的输出值锁存输出；所述主级锁存器包括第一传输门、第二传输门、第一反向器和第二反向器；所述从级锁存器包括第三传输门、第四传输门、第三反向器和第四反向器。