公开(公告)号：CN111199937A

公开(公告)日：2020-05-26

申请号：CN201911133387.7

申请日：2019-11-19

Applicant: 三星电子株式会社

Inventor： 金俊成 ,  李斗焕

IPC: H01L23/488 ,  H01L23/31

Abstract: 本发明提供一种半导体封装件，所述半导体封装件可包括：框架，具有腔并包括将框架的第一表面和第二表面彼此连接的布线结构；第一连接结构，位于框架的第二表面上并包括连接到布线结构的第一重新分布层；半导体芯片，在腔内位于第一连接结构上并具有连接到第一重新分布层的连接垫；包封剂，包封半导体芯片，覆盖框架的第一表面，并且具有与布线结构的上表面基本共面的上表面；以及第二连接结构，包括设置在包封剂和布线结构的上表面上的绝缘层、位于绝缘层上的第二重新分布层以及穿透绝缘层并将布线结构和第二重新分布层连接的过孔。

公开(公告)号：CN119896005A

公开(公告)日：2025-04-25

申请号：CN202380068892.6

申请日：2023-09-26

Applicant: 三星电子株式会社

Inventor： 郑富燮 ,  金俊成 ,  李纯镐 ,  李善基

IPC: H04W72/12 ,  H04W8/00 ,  H04W48/16 ,  H04W72/04 ,  H04W84/12 ,  H04W84/20 ,  H04W88/06

Abstract: 本发明的各种实施例涉及用于在电子装置中调度数据通信链路的装置和方法。电子装置包括通信电路和处理器，其中，该处理器可以基于用于设置与NAN集群中包括的外部电子装置的NDP调度的请求，做出针对不同时隙的多个调度，基于多个调度中与第一时隙相对应的第一调度，向外部电子装置发送数据或者从外部电子装置接收数据，并且如果电子装置和外部电子装置在第二时隙中使用相同的信道，则基于第一调度和与第二时隙相对应的第二调度向外部电子装置发送数据或从外部电子装置接收数据。其他实施例也是可能的。

公开(公告)号：CN115701221A

公开(公告)日：2023-02-07

申请号：CN202210411018.5

申请日：2022-04-19

Applicant: 三星电子株式会社

Inventor： 郑恩宅 ,  金宰浩 ,  金俊成 ,  金智源 ,  成锡江 ,  李相炖 ,  李钟旻

IPC: H10B41/35 ,  H10B41/27 ,  H10B43/35 ,  H10B43/27 ,  G11C11/401

Abstract: 提供了半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：电极结构，所述电极结构包括堆叠在基板上的电极和位于所述电极中的最上电极上的绝缘图案；垂直结构，所述垂直结构穿透所述电极结构并且连接到所述基板；第一绝缘层，所述第一绝缘层位于所述电极和所述垂直结构上；导电图案，所述导电图案穿透所述第一绝缘层并且连接到所述垂直结构；上水平电极，所述上水平电极位于所述导电图案上；以及上半导体图案，所述上半导体图案穿透所述上水平电极并且连接到所述导电图案。所述导电图案具有位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

公开(公告)号：CN115605024A

公开(公告)日：2023-01-13

申请号：CN202210392231.6

申请日：2022-04-14

Applicant: 三星电子株式会社(KR)

Inventor： 金宰浩 ,  金智源 ,  金俊成 ,  成锡江 ,  李相燉 ,  李钟旻 ,  郑恩宅

IPC: H10B41/10 ,  H10B41/30 ,  H10B41/40 ,  H10B41/27

Abstract: 提供一种三维半导体器件，该三维半导体器件包括：衬底；堆叠结构，包括在衬底上的栅电极和在栅电极上彼此间隔开的串选择电极；第一分离结构，跨过堆叠结构在第一方向上延伸并位于串选择电极之间；竖直沟道结构，穿透堆叠结构；以及位线，连接到竖直沟道结构并在第二方向上延伸。竖直沟道结构的第一子集共同连接到位线之一。第一子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。串选择电极中的每一个可以围绕第一子集的竖直沟道结构中的每一个竖直沟道结构。

公开(公告)号：CN115440691A

公开(公告)日：2022-12-06

申请号：CN202210353100.7

申请日：2022-04-02

Applicant: 三星电子株式会社

Inventor： 金俊成

IPC: H01L23/485 ,  H01L25/18 ,  H01L21/60

Abstract: 一种半导体封装，包括：第一半导体芯片，包括第一半导体衬底和所述第一半导体衬底的第一底表面上的第一芯片焊盘；第二半导体芯片，包括第二半导体衬底和所述第二半导体衬底的第二顶表面上的第二芯片焊盘；下重分布结构，被设置在所述第一半导体芯片和所述第二半导体芯片下方，所述下重分布结构包括下重分布图案，所述下重分布图案包括接触所述第一芯片焊盘的第一下重分布过孔图案；模塑层，覆盖所述第一半导体芯片和所述第二半导体芯片；上重分布结构，包括上重分布图案，所述上重分布图案包括连接到所述第二芯片焊盘的第一上重分布过孔图案；以及导电连接结构，将所述下重分布图案电连接到所述上重分布图案。