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公开(公告)号：CN107682113B
公开(公告)日：2020-08-14
申请号：CN201710754130.8
申请日：2017-08-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明提出一种级联LDPC码在ATM交换网络中的编译码方法。先通过短的RS编码，把ATM交换网络中的53字节的单个信元中关键4字节进行纠错保护，再用高编码增益的LDPC对长的若干个53字节的信元进行全部数据的纠错保护。译码过程先进行LDPC译码，再进行RS译码，恢复原始ATM信元数据。级联编译码后，ATM信元的丢失率大量减少，信元数据误差也会得到改善。与以往ATM交换网络中使用单独一种编译码方法相比，本发明降低了ATM信元整体误码率，尤其是降低了信元彻底丢失的严重错误，避免了数据缺失导致卫星图像语音数据无法恢复的情况。
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公开(公告)号：CN106452693A
公开(公告)日：2017-02-22
申请号：CN201610752093.2
申请日：2016-08-26
Applicant: 西安空间无线电技术研究所
IPC: H04L1/20 , G01R31/317
CPC classification number: H04L1/205 , G01R31/31709
Abstract: 一种基于双频点噪底能量分析的时钟相位抖动测量方法，包括如下步骤：采用信号源结合带通滤波器分别产生噪声较小的低频率单频点正弦波信号和高频率单频点正弦波信号；将被测时钟信号作为模数转换模块的工作时钟对两组单频点正弦波进行模数转换；对转换后的信号进行频谱分析并计算其信噪比；利用得到的低频信号信噪比计算模数转换模块的符合幅度噪声；在高频信号噪底能量中除去得到的幅度噪声分量，根据处理后的噪底能量与时钟相位抖动的关系推算被测时钟的相位抖动。本发明解决了高速时钟相位抖动测量测试步骤繁琐、仪器昂贵的问题，具有计算量低、对模数转换模块精度依赖性低、易于推广的优点。
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公开(公告)号：CN106093884A
公开(公告)日：2016-11-09
申请号：CN201610377929.5
申请日：2016-05-31
Applicant: 西安空间无线电技术研究所
CPC classification number: G01S7/295 , G01S7/2806 , G01S7/352
Abstract: 一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。
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公开(公告)号：CN102611457B
公开(公告)日：2014-07-02
申请号：CN201210051792.6
申请日：2012-02-29
Applicant: 西安空间无线电技术研究所
IPC: H03M13/00
Abstract: 本发明公开了一种多维TCM译码器包括：控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块。其中，同步检测模块分别由辅助网格模块产生的硬判决码字、ACS模块产生的路径度量归一化信号和回溯模块产生的译码码字，并对路径度量归一化信号进行计数，当计数值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号并输出到控制模块；否则产生数据失步信号并输出到控制模块。控制模块当接收到数据同步信号或数据失步信号时，对输入的同步译码数据进行排序后输出或对失步的译码数据通过延时同步后排序输出。本发明可利用译码器的中间结果实现对输入译码数据的盲同步，且不造成对译码器性能的损失。
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公开(公告)号：CN116643259A
公开(公告)日：2023-08-25
申请号：CN202211706375.0
申请日：2022-12-29
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于FPGA的星载捷变频雷达发射与接收方法，包括：首先确定需要产生的宽带线性调频信号参数，然后确定DAC芯片的处理时钟速率以及ADC芯片的采样速率，根据DAC芯片的处理时钟速率以及FPGA芯片的处理能力确定FPGA实时并行处理线性调频信号的路数以及时钟速率，并确定FPGA实时计算的角度量化位数。然后通过对线性调频信号数学建模，寻找特征解，使用多级累加以及分解固定特征值量化存储的方式，突破FPGA的硬件限制，实现了次幂乘法的计算，并在工程中实现任意捷变频线性调频信号的发射与接收计数。应用本发明方法，信号的带宽、时宽以及中心频率不受限制约束，可实时上注，不需要外部波形存储器，降低了FPGA程序设计的时序风险，提高了设计的可靠性。
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Patent Agency Ranking
公开(公告)号：CN106452693B
公开(公告)日：2019-04-30
申请号：CN201610752093.2
申请日：2016-08-26
Applicant: 西安空间无线电技术研究所
IPC: H04L1/20 , G01R31/317
Abstract: 一种基于双频点噪底能量分析的时钟相位抖动测量方法，包括如下步骤：采用信号源结合带通滤波器分别产生噪声较小的低频率单频点正弦波信号和高频率单频点正弦波信号；将被测时钟信号作为模数转换模块的工作时钟对两组单频点正弦波进行模数转换；对转换后的信号进行频谱分析并计算其信噪比；利用得到的低频信号信噪比计算模数转换模块的符合幅度噪声；在高频信号噪底能量中除去得到的幅度噪声分量，根据处理后的噪底能量与时钟相位抖动的关系推算被测时钟的相位抖动。本发明解决了高速时钟相位抖动测量测试步骤繁琐、仪器昂贵的问题，具有计算量低、对模数转换模块精度依赖性低、易于推广的优点。
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公开(公告)号：CN106093884B
公开(公告)日：2018-09-18
申请号：CN201610377929.5
申请日：2016-05-31
Applicant: 西安空间无线电技术研究所
Abstract: 一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。
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公开(公告)号：CN114039600B
公开(公告)日：2024-06-25
申请号：CN202111138049.X
申请日：2021-09-27
Applicant: 西安空间无线电技术研究所
IPC: H03M1/12
Abstract: 本发明提供了一种多通道高速AD同步采集装置及方法，包括数据处理板和N个数据采集板；所述数据处理板包括本振、锁相环、功分器、时钟芯片I、模拟光模块I、N个数字光模块I(N≥1)和数据处理板FPGA芯片；所述数据采集板包括模拟光模块II、SMA、时钟芯片II、数字光模块II、M个AD转换芯片(M≥1)和数据采集板FPGA芯片。本发明中装置及方法结合高速AD转换芯片自带的自动同步功能、板间同步技术以及模拟光模块、数字光模块、GTX传输技术，解决了多通道高速AD同步采集的限制，确保了多路AD数据采集的同步性及相位一致性，测量精度高，相关系数精度优于99％，相关相位精度≤±0.5°。
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公开(公告)号：CN107835005A
公开(公告)日：2018-03-23
申请号：CN201711003123.0
申请日：2017-10-24
Applicant: 西安空间无线电技术研究所
IPC: H03K17/22
CPC classification number: H03K17/22
Abstract: 本发明公开了一种XILINX FPGA DCM复位信号设计方法及系统。其中，该系统包括：DCM全局复位模块、DCM失锁判断模块、DCM输入输出异常判断模块和DCM模块；其中，DCM全局复位模块产生全局复位信号和锁定判断信号；DCM失锁判断模块根据锁定判断信号判断DCM锁定信号是否锁定，如果未锁定，则产生DCM失锁判断复位信号，如果锁定，则产生锁定指示信号；DCM输入输出异常判断模块根据锁定指示信号对本地时钟、DCM输入时钟和二分频时钟进行循环计数并比较，以此判断所述DCM输入输出异常判断模块是否异常。本发明解决了因输入信号不稳定等原因造成的DCM失锁或错锁从而导致的FPGA处理功能失效的问题。
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公开(公告)号：CN102611457A
公开(公告)日：2012-07-25
申请号：CN201210051792.6
申请日：2012-02-29
Applicant: 西安空间无线电技术研究所
IPC: H03M13/00
Abstract: 本发明公开了一种多维TCM译码器包括：控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块。其中，同步检测模块分别由辅助网格模块产生的硬判决码字、ACS模块产生的路径度量归一化信号和回溯模块产生的译码码字，并对路径度量归一化信号进行计数，当计数值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号并输出到控制模块；否则产生数据失步信号并输出到控制模块。控制模块当接收到数据同步信号或数据失步信号时，对输入的同步译码数据进行排序后输出或对失步的译码数据通过延时同步后排序输出。本发明可利用译码器的中间结果实现对输入译码数据的盲同步，且不造成对译码器性能的损失。
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