公开(公告)号：CN116938240A

公开(公告)日：2023-10-24

申请号：CN202310671704.0

申请日：2023-06-07

Applicant: 西安电子科技大学重庆集成电路创新研究院

Inventor： 沈易 ,  刘隆仁 ,  李昂扬 ,  丁瑞雪 ,  刘术彬 ,  朱樟明

IPC: H03M1/10 ,  H03M1/46

Abstract: 本发明公开了一种用于SAR ADC中split开关时序的电容失配自校准方法，包括：设定校准起始位；在校准采样阶段：将待校准电容CL(q+1)p的下极板由电源电压切换至接地端，待校准电容CL(q+1)ns的下极板由接地端切换至电源电压，并获取电容上极板的电压变化量；校准量化阶段：由最低位电容到第q位电容组成的校准子DAC进行量化得到数字码，并根据数字码得到当前待校准电容的校准值；依次校准第二电容阵列和第四电容阵列中的电容，当第二电容阵列和第四电容阵列中的电容均校准完后，计算实际级间增益并根据实际级间增益校准第一电容阵列和第三电容阵列中的电容；计算并存储级间增益误差和校准系数。

公开(公告)号：CN117176181A

公开(公告)日：2023-12-05

申请号：CN202311167541.9

申请日：2023-09-11

Applicant: 西安电子科技大学重庆集成电路创新研究院

Inventor： 刘术彬 ,  韩康 ,  王赫 ,  彭报

IPC: H03M9/00

Abstract: 本发明提供了一种具有字符对齐功能的串并转换电路，串并转换模块，用于接收串行数据，并利用时钟信号的上升沿和下降沿对串行数据进行双边沿采样得到一路第一并行数据；K码检测模块，用于对第一并行数据作K码比对产生两路指示信号；同步采样模块，用于按照两路指示信号对所述第一并行数据进行选择及采样输出第二并行数据。由于本发明在串并转换过程中就加入了K码检测功能，实现在串行数据转换为并行数据的同时完成了K码检测；在串并转换过程中利用树形串并转换结构和时钟双边沿采样，通过对移位数据进行组合，使得可能出现K码的十种10bit输出经过5个clk_div4周期被全部检测，相比传统代码组同步减小了K码检测模块的面积。