公开(公告)号：CN1399344A

公开(公告)日：2003-02-26

申请号：CN02126536.4

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 金井正博

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0475 ,  G11C16/0491 ,  H01L29/7923

Abstract: 非易失性半导体存储装置包括将具有第1、第2MONOS存储单元的存储单元多行多列配置构成的存储单元阵列区域。控制门驱动部具有多个控制门驱动器。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置多个选择开关元件。子比特线在一方的端部具有凸出部。凸出部在存储单元群所设置的区域中具有比子比特线的宽度更宽的区域。

公开(公告)号：CN1396601A

公开(公告)日：2003-02-12

申请号：CN02122812.4

申请日：2002-06-04

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦 ,  金井正博

IPC: G11C11/4063 ,  G11C11/4094 ,  H01L27/115

CPC classification number: G11C16/0466 ,  G11C7/12 ,  G11C7/18

Abstract: 以反向读出方式从双存储单元[i]中的一个存储元件读取数据时，字线WL1被设定于Vdd，控制栅CG[i+1]被设定于1.5V，控制栅CG[i]被设定于覆写电压(例如3V)。位线BL[i+1]设为0V，位线BL[i]连接至读出放大器。这时，为了确保连接于双存储单元[i]漏极的位线BL[i]中流过电流，将其途中的位线选择晶体管的栅压BS0设定于高压(例如4.5V)。由于连接于双存储单元[i]源极的位线BL[i+1]的电压接近0V(数十至数百mV左右)，位线选择晶体管的背面栅极的影响小，该栅压BS1设于电源电压Vdd。

公开(公告)号：CN1389924A

公开(公告)日：2003-01-08

申请号：CN02122262.2

申请日：2002-06-04

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦 ,  金井正博

IPC: H01L27/10 ,  H01L27/15 ,  H01L21/8247

CPC classification number: G11C7/18 ,  G11C7/12 ,  G11C11/5671 ,  G11C16/0475

Abstract: 非易失性半导体存储装置,具有将多个双存储单元分别按行方向和列方向排列而成的存储单元阵列区,该双存储单元具有由1个字栅和2个控制栅来控制的第1、第2MONOS存储单元。存储单元阵列区,拥有按行方向分割且以列方向作为长方向的多个扇区。多个扇区各自具有按列方向分割的小型块。在由相邻的2个小型块隔开的两侧的局部驱动器区,分别配置第1～第4控制栅线驱动器。第1～第4控制栅驱动器,是将相对应的1个小型块内的第1、第2控制栅电位与其他小型块独立设定。

公开(公告)号：CN1399343A

公开(公告)日：2003-02-26

申请号：CN02126535.6

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 金井正博

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: G11C7/18 ,  G11C16/0475 ,  H01L27/115

Abstract: 非易失性半导体存储装置包括：将具有第1、第2MONOS存储单元的存储单元多个排列构成存储单元阵列。设置分别与多个存储单元的各群连接的沿第1方向延伸的多个比特线，在多个比特线的每一个两侧设置与第2方向上相邻2个存储单元连接的第1控制门和第2控制门。设置在多个比特线的每一个两侧上的第1和第2控制门具有端部之间分别连接的2个连接部。比特线在一方端部具有凸出部。凸出部，具有比存储单元的各群所设置的区域中的比特线的宽度要宽的幅度区域。

公开(公告)号：CN1210804C

公开(公告)日：2005-07-13

申请号：CN02122262.2

申请日：2002-06-04

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦 ,  金井正博

IPC: H01L27/10 ,  H01L27/15 ,  H01L21/8247

CPC classification number: G11C7/18 ,  G11C7/12 ,  G11C11/5671 ,  G11C16/0475

Abstract: 非易失性半导体存储装置，具有将多个双存储单元分别按行方向和列方向排列而成的存储单元阵列区，该双存储单元具有由1个字栅和2个控制栅来控制的第1、第2MONOS存储单元。存储单元阵列区，拥有按行方向分割且以列方向作为长方向的多个扇区。多个扇区各自具有按列方向分割的小型块。在由相邻的2个小型块隔开的两侧的局部驱动器区，分别配置第1～第4控制栅线驱动器。第1～第4控制栅驱动器，是将相对应的1个小型块内的第1、第2控制栅电位与其他小型块独立设定。

公开(公告)号：CN1181556C

公开(公告)日：2004-12-22

申请号：CN02126536.4

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 金井正博

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0475 ,  G11C16/0491 ,  H01L29/7923

Abstract: 非易失性半导体存储装置包括将具有第1、第2MONOS存储单元的存储单元多行多列配置构成的存储单元阵列区域。控制门驱动部具有多个控制门驱动器。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置多个选择开关元件。子比特线在一方的端部具有凸出部。凸出部在存储单元群所设置的区域中具有比子比特线的宽度更宽的区域。