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公开(公告)号：CN112714550A
公开(公告)日：2021-04-27
申请号：CN202011623032.9
申请日：2020-12-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: H05K3/00 , G06F30/392
Abstract: 本申请提供了一种PCB板铜箔确定方法，包括：获取PCB板信息；根据PCB板信息将PCB板划分为高速信号区域和非高速信号区域；将高速信号区域的铜箔确定为第一铜箔，并将非高速信号区域的铜箔确定为第二铜箔，其中，第一铜箔的信号损耗小于第二铜箔的信号损耗。本申请根据PCB板信息将PCB板划分为高速信号区域和非高速信号区域，并将两个区域的铜箔分别确定为超低损耗铜箔和常规铜箔，避免了如果内层或者外层中存在高速信号，则整层均需要选择超低损耗铜箔，造成了产品的过度设计的问题，减少了成本。本申请同时还提供了一种PCB板铜箔确定装置、设备、介质和PCB板，均具有上述有益效果。
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公开(公告)号：CN112507650A
公开(公告)日：2021-03-16
申请号：CN202011302374.0
申请日：2020-11-19
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F30/394 , G06F115/12
Abstract: 本发明公开了一种DDR布线的等长设计方法及相关组件，包括确定同一等长组内各信号线的DDR内部封装长度之间的最大长度差值；确定长度等于最大长度差值的信号线上的信号在不同材质的PCB板上的传输时长；将等长允许时延与传输时长之间的时间差进行做差处理，以基于得到的差值设计信号线的长度。可见，本申请会评估不同材质的PCB板引入的传输误差，并在等长允许时延中去掉该传输误差消耗的裕量，后续在依据该种方式得到的等长允许时延进行信号线的长度设置时，使得信号线不仅能够满足不同材质的PCB板的等长设置需求，提高信号传输质量，且不同材质的PCB板可以共用DDR设计，不会过度增加信号线的设计难度。
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公开(公告)号：CN111770637A
公开(公告)日：2020-10-13
申请号：CN202010710159.8
申请日：2020-07-22
Applicant: 浪潮电子信息产业股份有限公司
IPC: H05K3/00
Abstract: 本发明公开了一种PCB上引脚处的走线方法、走线装置、走线设备及计算机可读存储介质，通过获取PCB文件上差分信号线的绕引脚走线区域的第一位置信息和第一阻抗信息，以及差分信号线的等距走线区域的第二位置信息和第二阻抗信息；调整第一位置信息，以使第一阻抗信息与第二阻抗信息之间的差值在预设范围内，得到差分信号线在绕引脚走线区域的第三位置信息。通过调整差分信号线在绕引脚走线区域的线宽和线距，减少差分信号线在绕引脚走线区域处的阻抗突变，从而降低了PCB上引脚处包pin设计时对信号质量的影响，提高了差分信号线整体的信号质量。
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公开(公告)号：CN113613388B
公开(公告)日：2022-10-25
申请号：CN202110658000.0
申请日：2021-06-11
Applicant: 浪潮电子信息产业股份有限公司
Inventor： 荣世立
Abstract: 本发明提出了优化过孔反焊盘走线的方法、电路板、设备和存储介质。该方法包括针对不同尺寸的过孔反焊盘，以第一距离的第一数值为初始值，第二数值为步长进行遍历，确定过孔阻抗最小时对应的第一距离；第一距离为过孔反焊盘内差分线耦合位置距离差分信号孔中间的直线距离。在对反焊盘区域内的走线方式进行优化的同时，对反焊盘区域内的信号孔进行背钻。基于该方法还提出了印刷电路板、印刷电路板的过孔反焊盘走线优化设备和存储介质。本发明在高速链路设计时需要关注过孔处的阻抗特性，在优化过孔阻抗时，除了通过改变反焊盘尺寸以外，还可以对反焊盘区域内的走线方式进行优化，进一步优化过孔阻抗，提高链路阻抗连续性，提高信号传输质量。
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公开(公告)号：CN113613388A
公开(公告)日：2021-11-05
申请号：CN202110658000.0
申请日：2021-06-11
Applicant: 浪潮电子信息产业股份有限公司
Inventor： 荣世立
Abstract: 本发明提出了优化过孔反焊盘走线的方法、电路板、设备和存储介质。该方法包括针对不同尺寸的过孔反焊盘，以第一距离的第一数值为初始值，第二数值为步长进行遍历，确定过孔阻抗最小时对应的第一距离；第一距离为过孔反焊盘内差分线耦合位置距离差分信号孔中间的直线距离。在对反焊盘区域内的走线方式进行优化的同时，对反焊盘区域内的信号孔进行背钻。基于该方法还提出了印刷电路板、印刷电路板的过孔反焊盘走线优化设备和存储介质。本发明在高速链路设计时需要关注过孔处的阻抗特性，在优化过孔阻抗时，除了通过改变反焊盘尺寸以外，还可以对反焊盘区域内的走线方式进行优化，进一步优化过孔阻抗，提高链路阻抗连续性，提高信号传输质量。
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Patent Agency Ranking
公开(公告)号：CN112131823A
公开(公告)日：2020-12-25
申请号：CN202011052201.8
申请日：2020-09-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F30/392 , G06F30/398 , G06F115/12
Abstract: 本申请公开了一种PCB中信号层厚度的确定方法，包括：预估目标PCB中信号层的目标厚度范围，并获取信号层在目标厚度范围内的目标S参数；基于信号链路完整性原则，从目标S参数中选取最佳S参数；根据最佳S参数确定信号层的最佳厚度。显然，相较于现有技术而言，因为本申请所提供的信号层厚度确定方法，是通过信号层在目标厚度范围内所对应的信号链路完整性来选取信号层的最佳S参数，并利用信号层的最佳S参数来推算信号层的最佳厚度，因此，通过该方法就可以显著提高目标PCB中信号链路的完整性。相应的，本申请所提供的一种PCB中信号层厚度的确定装置、设备及介质，同样具有上述有益效果。
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公开(公告)号：CN114126230B
公开(公告)日：2024-02-09
申请号：CN202111424690.X
申请日：2021-11-26
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种PCB板的兼容布线方法，包括：设置四个焊盘；将功能模块的输入端与输出端分别连接一个焊盘；将目标控制器的一个接口与连接器分别连接一个焊盘；当使用功能模块时，将M个阻容器件与焊盘连接，使接口、M个阻容器件、功能模块以及连接器形成信号传输通道；当不使用功能模块时，将N个阻容器件与焊盘连接，使接口、N个阻容器件以及连接器形成信号传输通道；其中，每个阻容器件连接相邻的两个焊盘，M与N为正整数，M≤2，N≤2，且N与M不等。该方法能够节省板卡空间、减少阻容器件带来的阻抗不连续效应。本申请还公开了一种PCB板的兼容布线装置、设备以及计算机可读存储介质，均具有上述技术效果。
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公开(公告)号：CN113869001A
公开(公告)日：2021-12-31
申请号：CN202110981473.4
申请日：2021-08-25
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F30/398 , G06F115/12
Abstract: 本申请公开了一种PCB模型提取方法、装置、设备及介质，包括：确定目标PCB链路对应的校正链路；其中，所述校正链路中不包含所述目标PCB链路中的目标器件，并且，所述目标器件为能够对链路造成非线性影响的器件；基于耗散因子参数对所述校正链路进行模型提取，得到相应的模型提取结果；基于所述模型提取结果对所述耗散因子参数进行校正，得到校正后耗散因子参数；基于所述校正后耗散因子参数对所述目标PCB链路进行模型提取。这样，能够提升仿真参数的准确度，从而提升模型提取的准确度以及链路设计评估的准确度。
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公开(公告)号：CN112135414A
公开(公告)日：2020-12-25
申请号：CN202010954682.5
申请日：2020-09-11
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本发明公开了一种印刷电路板及其挖空区布线调整方法、装置、设备和计算机可读存储介质，该印刷电路板包括：设置在挖空影响层的差分线；其中，差分线包括第一传输线和第二传输线，差分线经过常规走线区域和过渡区域且不经过挖空影响区域，过渡区域为参考层中相邻的两个挖空区之间的区域正投影到挖空影响层的区域，挖空影响区域为过渡区域对应的相邻的两个挖空区正投影到挖空影响层的区域；本发明通过挖空影响层中的差分线设置，在相邻的挖空区之间的区域对应的过渡区域局部调整差分线，在尽量保持链路的阻抗一致性的基础上，相较于现有技术可以减少差分线的走线长度，从而减少了信号线的损耗和布线空间的占用，降低了设计复杂度。
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公开(公告)号：CN111654970A
公开(公告)日：2020-09-11
申请号：CN202010651768.0
申请日：2020-07-08
Applicant: 浪潮电子信息产业股份有限公司
IPC: H05K1/02 , G06F30/398 , G06F30/394
Abstract: 本发明公开了一种降低电路板链路损耗的设计方法、系统及电路板，将电路板划分为传输高速信号的第一区域和传输非高速信号的第二区域；在设计第一区域的链路时采用低粗糙度的铜箔进行第一区域的链路设计；在设计第二区域的链路时采用高粗糙度的铜箔进行第二区域的链路设计。可见，本申请通过降低链路铜箔粗糙度的方式来降低链路损耗，避免了升级电路板板材带来的成本提升问题及额外增设驱动芯片带来的布线空间不足问题；且本申请只降低链路损耗要求较高的高速信号链路的铜箔粗糙度，非高速信号链路的铜箔粗糙度仍维持高粗糙度，以在满足电路板链路损耗要求的基础上保证铜箔和电路板层间介质的结合度，从而防止因结合不充分引起的电路板分层问题。
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