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公开(公告)号：CN113869001B
公开(公告)日：2025-04-29
申请号：CN202110981473.4
申请日：2021-08-25
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F30/398 , G06F115/12
Abstract: 本申请公开了一种PCB模型提取方法、装置、设备及介质，包括：确定目标PCB链路对应的校正链路；其中，所述校正链路中不包含所述目标PCB链路中的目标器件，并且，所述目标器件为能够对链路造成非线性影响的器件；基于耗散因子参数对所述校正链路进行模型提取，得到相应的模型提取结果；基于所述模型提取结果对所述耗散因子参数进行校正，得到校正后耗散因子参数；基于所述校正后耗散因子参数对所述目标PCB链路进行模型提取。这样，能够提升仿真参数的准确度，从而提升模型提取的准确度以及链路设计评估的准确度。
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公开(公告)号：CN113872796A
公开(公告)日：2021-12-31
申请号：CN202110989540.7
申请日：2021-08-26
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种服务器及其节点设备信息获取方法、装置、电子设备、可读存储介质。多节点服务器的BMC所在管理板与主节点所在板对接，管理信号经过主节点通过中背板分别传输至各从节点。BMC与每个节点的逻辑单元相连，主节点的逻辑单元分别与各从节点的逻辑单元相连，各节点的逻辑单元分别与对应的节点设备相连。方法包括：接收设备信息获取指令，通过解析设备信息获取指令确定设备信息读取的目标节点及目标设备。若目标设备为逻辑单元，从目标节点的逻辑单元中读取所需数据；若目标设备不为逻辑单元，将设备信息获取指令发送给主节点，通过主节点获取目标节点的目标设备的数据，从而可有效提高BMC访问多节点服务器的节点设备的效率。
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公开(公告)号：CN113760330A
公开(公告)日：2021-12-07
申请号：CN202110962585.5
申请日：2021-08-20
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种主机中的用电设备的固件更新方法、系统及相关组件，该方法包括：对待更新的待机电源的用电设备进行固件刷新；通过CPLD控制主机关机；通过所述CPLD，控制与所述CPLD连接的所述用电设备的使能供电引脚先从使能状态跳变再恢复到所述使能状态，以使所述用电设备掉电后上电；通过所述CPLD控制所述主机开机。本申请中通过CPLD对使能供电引脚的状态进行控制，使之跳变后再回复到使能状态，从而达到用电设备掉电后上电的效果，达到固件刷新后用电设备重启后新固件生效的效果，这一过程中不需人工操作，更新效率明显提高。
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公开(公告)号：CN113872796B
公开(公告)日：2024-04-23
申请号：CN202110989540.7
申请日：2021-08-26
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L41/0803 , H04L41/12 , H04L12/40
Abstract: 本申请公开了一种服务器及其节点设备信息获取方法、装置、电子设备、可读存储介质。多节点服务器的BMC所在管理板与主节点所在板对接，管理信号经过主节点通过中背板分别传输至各从节点。BMC与每个节点的逻辑单元相连，主节点的逻辑单元分别与各从节点的逻辑单元相连，各节点的逻辑单元分别与对应的节点设备相连。方法包括：接收设备信息获取指令，通过解析设备信息获取指令确定设备信息读取的目标节点及目标设备。若目标设备为逻辑单元，从目标节点的逻辑单元中读取所需数据；若目标设备不为逻辑单元，将设备信息获取指令发送给主节点，通过主节点获取目标节点的目标设备的数据，从而可有效提高BMC访问多节点服务器的节点设备的效率。
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公开(公告)号：CN113760682B
公开(公告)日：2024-02-23
申请号：CN202110960937.3
申请日：2021-08-20
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本发明公开了一种内存信号质量评估方法、系统及装置，在内存初始化之后，确定内存的读写参考电平值对应的第一取值范围及读写时序电平值对应的第二取值范围；将读写参考电平值从第一取值范围内按照预设第一步进值依次取值，并将读写时序电平值从第二取值范围内按照预设第二步进值依次取值，且分别在不同取值的读写参考电平值和读写时序电平值下对内存进行读/写操作；根据所有读/写操作的整体成功情况，相应评估内存的读/写信号质量。可见，本申请通过软件层面评估内存信号质量，不依靠示波器、探头等物理设备，更加方便和节省成本，且评估准确性较高。
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Patent Agency Ranking
公开(公告)号：CN114063704A
公开(公告)日：2022-02-18
申请号：CN202111004408.2
申请日：2021-08-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/14
Abstract: 本申请公开了一种RTC时钟电路，包括第一处理器1、第二处理器2和晶体模块3；晶体模块3与第一处理器1的时钟信号输入接口21相连，用于向第一处理器1提供时钟信号；第一处理器1的时钟测试接口RTCCLK与第二处理器2的时钟输入接口连接22；第一处理器1通过时钟测试接口RTCCLK将晶体模块3的时钟信号转发至第二处理器2，为第二处理器2提供时钟信号。本申请利用一个晶体模块3为两个处理器提供时钟信号，两个处理器的两个时钟输入源是同源的，将两个处理器的时钟源的差异降到了最低，系统运行过程中计算出来的时间更加精确，确保了时钟信号的统一，提高了系统稳定性，同时因只采用一个晶体模块3，减少了系统成本。
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公开(公告)号：CN113867741A
公开(公告)日：2021-12-31
申请号：CN202111006622.1
申请日：2021-08-30
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请实施例公开了一种扩展芯片的调试升级系统、方法和装置，将BMC与第一UART SW芯片连接；每个扩展芯片连接至少一个第二UART SW芯片；第一UART SW芯片与各第二UART SW芯片连接。BMC与CPLD连接，依据当前所需调试升级的目标扩展芯片，调整CPLD的寄存器信息。CPLD与第一UART SW芯片连接，用于依据寄存器信息控制第一UART SW芯片与目标扩展芯片对应的第二UART SW芯片连通，控制第一UART SW芯片与其余扩展芯片对应的第二UART SW芯片断开，以实现对目标扩展芯片的调试升级。通过BMC和CPLD的配合，降低了调试升级工作的难度。
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公开(公告)号：CN113760682A
公开(公告)日：2021-12-07
申请号：CN202110960937.3
申请日：2021-08-20
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本发明公开了一种内存信号质量评估方法、系统及装置，在内存初始化之后，确定内存的读写参考电平值对应的第一取值范围及读写时序电平值对应的第二取值范围；将读写参考电平值从第一取值范围内按照预设第一步进值依次取值，并将读写时序电平值从第二取值范围内按照预设第二步进值依次取值，且分别在不同取值的读写参考电平值和读写时序电平值下对内存进行读/写操作；根据所有读/写操作的整体成功情况，相应评估内存的读/写信号质量。可见，本申请通过软件层面评估内存信号质量，不依靠示波器、探头等物理设备，更加方便和节省成本，且评估准确性较高。
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公开(公告)号：CN114020668B
公开(公告)日：2024-02-13
申请号：CN202111164877.0
申请日：2021-09-30
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种信号处理系统、主板和服务器，包括：设于主板上、与所述主板上的CPU的PCIe端口连接的PCIe连接器；第一线缆，OCP设备通过所述第一线缆与所述PCIe连接器可拆卸连接，所述PCIe连接器设有用于处理所述OCP设备的边带信号的处理模块；第二线缆，NVME设备通过所述第二线缆与所述PCIe连接器可拆卸连接，所述第二线缆设有地址模块，用于指示发送给所述NVME设备的PCIe信号的地址信息。本申请能够实现主板的CPU上的同一个PCIe端口下同时兼容OCP3.0网卡的连接以及NVME背板的连接，主板可以支持到更多的NVME硬盘，满足客户更高配置的要求。
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公开(公告)号：CN114153300A
公开(公告)日：2022-03-08
申请号：CN202111004442.X
申请日：2021-08-30
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种计算机电源及计算机电源设计方法，包括延迟电路1和输出电路2；延迟电路1的输入端与控制信号输入端连接，延迟电路1的输出端与输出电路2的控制端连接；延迟电路1包括第一电阻R1和第一电容C1；第一电阻R1的输入端作为延迟电路1的输入端与控制信号输入端连接，第一电阻R1的输出端和第一电容C1的输入端连接，第一电阻R1的输出端作为延迟电路1的输出端与输出电路2的控制端连接，第一电容C1的输出端接地。本申请在输出电路2的控制端增加延迟电路1，延迟电路1利用RC电路对电路中电压升压速度的影响，只需调整延迟电路1中的阻值和/或容值就可以控制输出电路2的控制端的电压升压速度，从而控制输出电路2的开启时间。
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