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公开(公告)号：CN109447014A
公开(公告)日：2019-03-08
申请号：CN201811317221.6
申请日：2018-11-07
Applicant: 东南大学-无锡集成电路技术研究所 , 东南大学 , 南京三宝科技股份有限公司
Abstract: 本发明公开了一种基于双通道卷积神经网络的视频在线行为检测方法。首先，通过光流图片序列生成模块对输入的RGB图进行变换，得到光流图；其次，将得到的光流图与原RGB图通过双通道分别输入至两个相同的轻量双卷积核SSD网络中，分别提取出两种图的时序特征和空间特征以及检测框和置信分值；然后，通过融合模块对两种图片生成的检测框和置信分值进行融合，形成带检测框和置信分值的图片；最后，将带有检测框和置信分值的图片输入在线动作管道，从视频的角度给出最终的行为检测结果。本发明通过设计轻量双卷积核SSD网络，大幅度简化了深度学习网络，提高了行为检测效率。
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公开(公告)号：CN108806243A
公开(公告)日：2018-11-13
申请号：CN201810371782.8
申请日：2018-04-24
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于Zynq‑7000的交通流量信息采集终端，属于交通控制系统信号装置的技术领域。该终端以Zynq‑7000芯片为载体，搭建了包含视频图像采集传感器、外部存储器模块、HDMI显示器的架构，使用AXI4总线进行PS模块和PL模块内部互联，设计了加速卷积神经网络计算的IP核，采用MCU驱动AXI4‑VDMA IP核和AXI4‑DMA IP核的通信架构实现了PS模块和PL模块的实时数据交互，将视频图像采集、存储、目标检测、流量统计、显示输出等功能集成单芯片上，集成度高，高速度和低延迟的数字图像处理和数据传输能够满足交通流量统计的实时性要求。
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公开(公告)号：CN105843774B
公开(公告)日：2018-10-02
申请号：CN201610170062.6
申请日：2016-03-23
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种动态多模式可配的可重构计算单元结构，应用于可重构处理器系统中。可重构处理器系统主要包括三部分：数据模块、配置模块和可重构阵列。该可重构处理器包含四个可重构阵列，每个可重构计算阵列包含48个同构计算单元。每个计算单元之间的路由结构根据配置信息实现，实现同一可重构阵列中加、减、乘、除并行执行；相较于传统的可重构计算单元结构，该结构通过精细化配置，可以高效地实现加、减、乘、除四种运算；面向不同算子，可将阵列中计算单元进行组合，从而高效地实现多种不同算法，提高了可重构处理器系统的吞吐率、灵活性和计算效率。
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公开(公告)号：CN108231898A
公开(公告)日：2018-06-29
申请号：CN201711343954.2
申请日：2017-12-14
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 一种低导通电阻的碳化硅功率半导体器件，所述低导通电阻的碳化硅功率半导体器件为轴对称结构，包括：N型衬底，在N型衬底的上设有N型漂移区，在N型漂移区中对称设置一对P型基区，在P型基区中设有P+型体接触区和N+型源区，在N型漂移区的表面设有栅氧层，在栅氧层的表面设有多晶硅栅。其特征在于：在P型基区体内设有由N‑型区构成的阵列，上表面与栅氧层相分离，所述N‑型区在器件栅宽方向上N‑型区与P型基区间隔分布，且N‑型区到栅氧层的距离、厚度和掺杂浓度使得N‑型区在自然状态下恰好完全夹断。这种结构的优点在于维持器件击穿电压的同时，有效降低器件导通电阻，提升器件开态电流能力，降低开态能量损耗。
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公开(公告)号：CN107766812A
公开(公告)日：2018-03-06
申请号：CN201710945484.0
申请日：2017-10-12
Applicant: 东南大学—无锡集成电路技术研究所 , 东南大学
IPC: G06K9/00
CPC classification number: G06K9/00228 , G06K9/00288 , G06K9/00986
Abstract: 本发明公开了一种基于MiZ702N的实时人脸检测识别系统，包括图像传感器、MiZ702N开发板、VGA显示器；MiZ702N开发板包括视频输入模块、存储器、CPU、神经网络加速器、视频输出模块；图像传感器采集视频信息并将信息发送到视频输入模块，之后将单帧图像存储到存储器中；CPU从存储器获取图像信息，进行图像预处理后将预处理后的图像存储到存储器中；神经网络加速器从存储器中获取预处理后的图像进行人脸检测运算和人脸识别运算，然后将运算结果返回存储器；CPU根据运算结果处理图像；视频输出模块从存储器中获取经CPU处理后的图像，最后输出数据到VGA显示器。本发明具有内部总线数据传输速度快，神经网络并行度高，实时准确检测识别人脸的优点。
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Patent Agency Ranking
公开(公告)号：CN107463354A
公开(公告)日：2017-12-12
申请号：CN201710565871.1
申请日：2017-07-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出了一种面向ECC(椭圆曲线密码)可伸缩串并混合并行度可变的双域Montgomery模乘电路电路，它由控制模块、Memory、寄存器组和双域流水线乘法单元组成，支持Montgomery模乘运算并行度可变，灵活的均衡Montgomery模乘运算的时间和面积开销，具有扩展性，最高可支持256bit的Montgomery模乘运算。资源约束条件下，通过降低电路模块的并行度来减少模乘的面积开销。同时可以通过增加电路的并行度来减少Montgomery模乘的运算时间。本发明可以根据使用场景灵活的在Montgomery模乘运算时间及电路面积中选择与均衡，使得采用本发明电路模块结构的ECC加密算法使用场景更加灵活。
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公开(公告)号：CN106959723A
公开(公告)日：2017-07-18
申请号：CN201710351210.9
申请日：2017-05-18
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G05F1/567
CPC classification number: G05F1/567
Abstract: 一种宽输入范围高电源抑制比的带隙基准电压源，包括电压预调节电路和带隙基准核电路，电压预调节电路产生一个低温漂、高电源抑制比的预调节电压Vreg对带隙基准核电路进行供电，带隙基准核电路包括启动电路、负温度系数电流ICTAT产生电路、正温度系数电流IPTAT产生电路和非线性电流INL产生电路，非线性电流INL产生电路用于补偿负温度系数电流ICTAT产生电路中的高阶温度分量，通过叠加电流ICTAT、IPTAT、INL并由电流‑电压转换电路得到近似零温度系数的基准电压Vref。
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公开(公告)号：CN106021128A
公开(公告)日：2016-10-12
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
CPC classification number: G06F12/0862 , G06F2212/6024 , G06F2212/6026 , G06F12/0811 , G06F12/0853
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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公开(公告)号：CN109711532B
公开(公告)日：2023-05-12
申请号：CN201811486547.1
申请日：2018-12-06
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所 , 南京三宝科技股份有限公司
IPC: G06N3/082 , G06N3/084 , G06N3/0464
Abstract: 本发明公开一种针对硬件实现稀疏化卷积神经网络推断的加速方法，包括面对稀疏硬件加速架构的分组剪枝参数确定方法、针对稀疏硬件加速架构的分组剪枝训练方法和针对稀疏化卷积神经网络前向推断的部署方法：根据硬件架构中乘法器数量确定分组剪枝的分组长度和剪枝率，基于量级裁剪方式将压缩率以外的权值进行裁剪，通过增量训练方式提升剪枝后的网络准确率及压缩率，剪枝过的网络经微调后保存非剪枝位置的权值和索引参数并送入硬件架构下的计算单元中，计算单元同时获取分组长度的激活值完成稀疏网络前向推断。本发明基于硬件架构出发设定算法层面的剪枝参数与剪枝策略，有益于降低稀疏加速器的逻辑复杂度提高稀疏加速器前向推断的整体效率。
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公开(公告)号：CN107483182B
公开(公告)日：2020-08-21
申请号：CN201710861279.6
申请日：2017-09-21
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出一种基于乱序执行的面向AES算法的抗功耗攻击方法，包括步骤：输入数据以组为单位缓存到输入部分随机输入先进先出队列中，部分随机输入先进先出队列以组为单位维持先进先出的顺序，通过动态地址加扰实现每组数据内部的输出顺序随机化；对输出的数据进行AES加密，同时通过动态地址恢复模块，保证每组加密后数据输出到部分随机输出先进先出队列时的顺序与输入到部分随机输入先进先出队列时一致。在每组数据之间，AES加密运算的数据具有随机性，有效的隐藏了AES密码算法中的功耗泄露，可以有效的抵抗功耗攻击。
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