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公开(公告)号：CN107978420B
公开(公告)日：2020-05-12
申请号：CN201710976790.0
申请日：2017-10-19
Applicant: 株式会社村田制作所
Abstract: 本发明提供能够实现小型化、能够节省向安装基板安装时的作业工夫的复合型电子部件。复合型电子部件具有：第一电子部件，包括第一基体、设置于第一基体内的第一功能元件、以及设置于第一基体的一个面并与第一功能元件电连接的第一外部电极；第二电子部件，包括第二基体、设置于第二基体内的第二功能元件、以及设置于第二基体的一个面并与第二功能元件电连接的第二外部电极；以及树脂体，将第一电子部件以及第二电子部件一体地埋入至树脂体，以使第一外部电极以及第二外部电极露出。
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Patent Agency Ranking
公开(公告)号：CN110223828A
公开(公告)日：2019-09-10
申请号：CN201910141119.3
申请日：2019-02-26
Applicant: 株式会社村田制作所
Abstract: 本发明提供能够抑制伴随着外部端子的形成而带来的成型体的损伤并能够实现高密度安装的表面安装电感器。表面安装电感器具备：成型体，其由含有磁性体粉的复合材料构成；和金属板，其使局部在安装面侧暴露地埋设于成型体。金属板具有：第一金属板部，其延伸方向和宽度方向平行于安装面地埋设于成型体；第二金属板部，其从第一金属板部的延伸方向的两端部分别向安装面方向延伸至成型体的底面；以及第三金属板部，其从第二金属板部起，沿着成型体的底面，离开成型体的底面与邻接的侧表面地配置，且至少表面从成型体暴露。金属板的末端部离开成型体的侧表面地埋设。
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公开(公告)号：CN110223827A
公开(公告)日：2019-09-10
申请号：CN201910114214.4
申请日：2019-02-14
Applicant: 株式会社村田制作所
Abstract: 本发明提供一种抑制外部端子的形成时的本体的损伤的表面安装电感器及其制造方法。表面安装电感器具备由含有磁性体粉的复合材料构成的成型体、以及包含与安装面平行地埋设于成型体的第1金属板部和从第1金属板部向成型体外延伸的第2金属板部的金属板。第2金属板部具有从成型体的侧面引出并从自成型体引出的引出方向向与安装面交叉的方向弯折的第1弯曲部、和从与安装面交叉的方向向成型体的侧面方向弯折的第2弯曲部，第2金属板部沿着成型体延伸至安装面而形成外部端子。第1弯曲部的内角形成为钝角。
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公开(公告)号：CN107978420A
公开(公告)日：2018-05-01
申请号：CN201710976790.0
申请日：2017-10-19
Applicant: 株式会社村田制作所
Abstract: 本发明提供能够实现小型化、能够节省向安装基板安装时的作业工夫的复合型电子部件。复合型电子部件具有：第一电子部件，包括第一基体、设置于第一基体内的第一功能元件、以及设置于第一基体的一个面并与第一功能元件电连接的第一外部电极；第二电子部件，包括第二基体、设置于第二基体内的第二功能元件、以及设置于第二基体的一个面并与第二功能元件电连接的第二外部电极；以及树脂体，将第一电子部件以及第二电子部件一体地埋入至树脂体，以使第一外部电极以及第二外部电极露出。
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公开(公告)号：CN1914699B
公开(公告)日：2011-07-13
申请号：CN200580003768.3
申请日：2005-05-27
Applicant: 株式会社村田制作所
CPC classification number: H01G4/30 , H01F17/0013 , H01F41/041 , H01G4/012 , H05K1/0306 , H05K3/0052 , H05K3/4611 , H05K3/4629 , H05K2201/09781 , Y10S438/96 , Y10T29/42 , Y10T29/49126 , Y10T29/49156
Abstract: 在制造多个导电图案位于经过绝缘层的各层中的电子元件的工艺中，具有沿着层表面以一定间隔形成的多个导电图案(4、5、7、8)的导电图案层与绝缘层(10-13)交替层叠以产生多层体，其中设在各层的导电图案(4、5、7、8)的多个电子元件(1)集体地形成。沿着层方向对该多层体施加压力并在随后沿着在每个电子元件(1)边界设置的切割线对其进行切割以分开各电子元件(1)。在用于切割多个电子元件(1)的母板的切割/可移除区域(Z)中，形成其尺寸可包含在该区域内的可移除虚图案(18)。在电子元件(1)中形成未与导电图案(4、5、7和8)电气连接同时与切割/可移除区域(Z)隔开的的悬浮虚图案(15)。
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公开(公告)号：CN1914699A
公开(公告)日：2007-02-14
申请号：CN200580003768.3
申请日：2005-05-27
Applicant: 株式会社村田制作所
CPC classification number: H01G4/30 , H01F17/0013 , H01F41/041 , H01G4/012 , H05K1/0306 , H05K3/0052 , H05K3/4611 , H05K3/4629 , H05K2201/09781 , Y10S438/96 , Y10T29/42 , Y10T29/49126 , Y10T29/49156
Abstract: 在制造多个导电图案位于经过绝缘层的各层中的电子元件的工艺中，具有沿着层表面以一定间隔形成的多个导电图案(4、5、7、8)的导电图案层与绝缘层(10－13)交替层叠以产生多层体，其中设在各层的导电图案(4、5、7、8)的多个电子元件(1)集体地形成。沿着层方向对该多层体施加压力并在随后沿着在每个电子元件(1)边界设置的切割线对其进行切割以分开各电子元件(1)。在用于切割多个电子元件(1)的母板的切割/可移除区域(Z)中，形成其尺寸可包含在该区域内的可移除虚图案(18)。在电子元件(1)中形成未与导电图案(4、5、7和8)电气连接同时与切割/可移除区域(Z)隔开的的悬浮虚图案(15)。
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