公开(公告)号：CN101681302B

公开(公告)日：2012-05-30

申请号：CN200980000108.8

申请日：2009-01-20

Applicant: 株式会社东芝

Inventor： 长富靖

IPC: G06F12/06 ,  G06F12/00

CPC classification number: G06F12/0246 ,  G06F3/061 ,  G06F3/064 ,  G06F3/0656 ,  G06F3/0679 ,  G06F11/1441 ,  G06F12/06 ,  G06F2212/1044 ,  G06F2212/7201 ,  G06F2212/7206 ,  G06F2212/7207 ,  G06F2212/7208

Abstract: 本发明提供一种存储器系统，其可存储小于块大小的数据和大于块大小的数据而不劣化写入效率，并且可根据该数据动态地改变并行度。根据本发明的一个实施例的存储器系统包括：DRAM 11；NAND存储器12；以及具有NAND控制器控制寄存器150的控制器，该NAND控制器控制寄存器150指定并行操作元件指定信息和相对于NAND接口140的数据地址，所述并行操作元件指定信息指示在数据存取时所使用的NAND存储器12中的并行操作元件120A至120D，该NAND接口140并联连接到各个并行操作元件120A至120D而用于存取基于该指定并行操作元件指定信息和该地址而选择的一个或多个并行操作元件120A至120D的地址；以及CPU 131，其根据存取的数据的类型来设定该NAND控制器控制寄存器150中的并行操作元件指定信息。

公开(公告)号：CN101627444A

公开(公告)日：2010-01-13

申请号：CN200880004858.8

申请日：2008-09-30

Applicant: 株式会社东芝

Inventor： 长富靖 ,  高岛大三郎 ,  初田幸辅

IPC: G11C16/34 ,  G11C11/406 ,  G06F11/10

CPC classification number: G11C16/349 ,  G06F11/1068 ,  G11C11/005 ,  G11C16/3431

Abstract: 本发明涉及存储器，该存储器包括：第一存储区，所述存储区包括多个存储组，所述存储组包括多个存储单元，为存储组分别分配地址，存储组分别为数据擦除操作的单位；第二存储区，暂时地在其中存储从第一存储区读取的数据，或暂时地在其中存储要写入第一存储区的数据；读取计数器，在其中存储每一个存储组的数据读取计数；纠错电路，计算读取的数据的错误位计数；以及控制器，执行刷新操作，其中当错误位计数超过第一阈值时，或当数据读取计数超过第二阈值时，存储在存储组之一中的读取的数据被暂时地存储在第二存储区中，并且将读取的数据写回同一个存储组。

公开(公告)号：CN101535967A

公开(公告)日：2009-09-16

申请号：CN200780042552.7

申请日：2007-11-28

Applicant: 株式会社东芝

Inventor： 长富靖 ,  高岛大三郎 ,  初田幸辅 ,  管野伸一

IPC: G06F12/16 ,  G11C16/02

CPC classification number: G11C16/349 ,  G06F11/008 ,  G06F11/1068

Abstract: 本发明提供一种能够判别消耗度等存储器状态并且允许存储器被高效地使用的存储器系统。该存储器系统包括：NAND型快闪存储器1，在其中数据能够被电写入/擦除；非易失性存储器2，其对NAND型快闪存储器1的擦除操作次数进行计数，并且保存该擦除操作次数及最大擦除操作次数；以及控制器3，其具有从计算机4被提供自诊断命令的连接接口31，并根据该自诊断命令从非易失性存储器2获取上述擦除操作次数及最大擦除操作次数，并经由连接接口31将上述擦除操作次数及最大擦除操作次数输出到计算机4。