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公开(公告)号：CN102111405A
公开(公告)日：2011-06-29
申请号：CN201010611550.9
申请日：2010-12-17
Applicant: 国家计算机网络与信息安全管理中心 , 曙光信息产业(北京)有限公司
Abstract: 本发明提供了一种均衡分两组编译正则表达式的方法，充分了利用片外资源，使FPGA能够两路进行匹配，采用最大割的方法来进行分组，使n条正则式生成两组状态数较为均匀的DFA，降低其空间复杂度，这样，在不降低实时性的同时，硬件空间不变，尽可能多的增加了硬件处理正则式的数量。
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公开(公告)号：CN102073547A
公开(公告)日：2011-05-25
申请号：CN201010611827.8
申请日：2010-12-17
Applicant: 国家计算机网络与信息安全管理中心 , 曙光信息产业(北京)有限公司
IPC: G06F9/50
Abstract: 本发明提供了一种多路服务器多缓冲区并行收包的性能优化方法。驱动软件负责分配接收报文使用的缓冲区，需要在内核中为每一个线程申请一个报文缓冲区，因为在内核中申请，所以申请内存时，可以通过参数指定内存的相连的CPU号为线程编号，也就是说，为线程0申请0号CPU上的本地内存，为线程1申请1号CPU上的本地内存。接口库软件在每个线程第一次调用接收报文的API接口时，把线程绑定到与线程号相对应的CPU上。有效避免了CPU访问远地内存和线程在多个CPU上调度的开销，提高了多线程收包的效率。
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公开(公告)号：CN102073530B
公开(公告)日：2015-04-29
申请号：CN201010611580.X
申请日：2010-12-17
Applicant: 国家计算机网络与信息安全管理中心 , 曙光信息产业(北京)有限公司
IPC: G06F9/45
Abstract: 本发明提供了一种多条正则表达式的增量分组方法，在不降低实时性的同时，同样的硬件空间大小，可增加了硬件处理正则式的数量，从而改善了系统工作的硬件处理能力。根据硬件的并行空间的大小，自动进行分组编译，已帮助FPGA实现并行匹配的功能。
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公开(公告)号：CN102073530A
公开(公告)日：2011-05-25
申请号：CN201010611580.X
申请日：2010-12-17
Applicant: 国家计算机网络与信息安全管理中心 , 曙光信息产业(北京)有限公司
IPC: G06F9/45
Abstract: 本发明提供了一种多条正则表达式的增量分组方法，在不降低实时性的同时，同样的硬件空间大小，可增加了硬件处理正则式的数量，从而改善了系统工作的硬件处理能力。根据硬件的并行空间的大小，自动进行分组编译，已帮助FPGA实现并行匹配的功能。
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