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公开(公告)号：CN102880216B
公开(公告)日：2014-04-16
申请号：CN201210372475.4
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G05F1/56
Abstract: 本发明提供了一种多路受控电压源的直流压降仿真方法。使用多个理想电流源代替多路受控电压源的多个电源模块，使用不带内阻的理想电压源代替负载芯片，由此进行电源完整性仿真，以得到负载芯片到各电源模块供电路径的直流压降。将供电路径直流压降、电源模块内阻压降与相应负载芯片位置的固定电压相加，以得出该电源模块的输出电压值。使用单个理想电流源代替负载芯片，按照多路受控电压源的各路电源模块所分担的输出电流的总和来设置所述单个理想电流源的总输出电流值，并且使用多个带内阻的理想电压源代替多路受控电压源的多个电源模块，由此进行电源完整性仿真，以得到负载芯片到各电源模块的直流压降，从而得到各电源模块的输出电流。
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公开(公告)号：CN103049586A
公开(公告)日：2013-04-17
申请号：CN201110309029.4
申请日：2011-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 一种电源分配系统目标阻抗的获取方法、电源分配系统的仿真方法以及电源分配系统的协同仿真方法。所述电源分配系统目标阻抗的获取方法包括：基于负载芯片的电学特性，获取电源分配系统对所述负载芯片的时域翻转电流；将所述时域翻转电流转换为频域翻转电流；获得与所述频域翻转电流对应的所述电源分配系统的目标阻抗。本发明的技术方案，得到了电源分配系统的准确的目标阻抗，防止了对电源分配系统的去耦电容的过设计，减小了电源分配系统的成本。
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公开(公告)号：CN102800649A
公开(公告)日：2012-11-28
申请号：CN201210325656.1
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: H01L23/522
Abstract: 本发明提供了一种多层封装基板以及封装件。根据本发明的多层封装基板包括：依次层叠的上积层、芯板层以及下积层；其中，所述上积层的芯片区域中布置了多个上积层过孔；所述下积层的芯片区域中布置了多个下积层过孔；其中，所述下积层的芯片区域中的所述多个下积层过孔包括附加过孔，以使得下积层的芯片区域中的下积层过孔的密度趋近于上积层的芯片区域中的上积层过孔的密度。由此，可平衡封装基板内上积层与下积层之间的芯片区域的过孔密度，防止封装基板翘曲并提高高密度多层封装基板的可制造性。
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公开(公告)号：CN102890961B
公开(公告)日：2015-08-12
申请号：CN201210372431.1
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G11C11/413
Abstract: 一种存储体结构。在印制板正面并排布置九个正面存储体单元：正面第一存储体单元、正面第二存储体单元、正面第三存储体单元、正面第四存储体单元、正面第五存储体单元、正面第六存储体单元、正面第七存储体单元、正面第八存储体单元、正面第九存储体单元。在印制板反面与正面存储体单元对应的位置处并排布置九个反面存储体单元：反面第一存储体单元、反面第二存储体单元、反面第三存储体单元、反面第四存储体单元、反面第五存储体单元、反面第六存储体单元、反面第七存储体单元、反面第八存储体单元、反面第九存储体单元。印制板的正面安装的九个正面存储体单元属于第一路存控。印制板的反面安装的九个反面存储体单元属于第二路存控。
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Patent Agency Ranking
公开(公告)号：CN102821575B
公开(公告)日：2014-12-24
申请号：CN201210324820.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: H05K7/10
Abstract: 本发明提供芯片互连背板及其分段阶梯阻抗设计方法。芯片互连背板包括：第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板。第一插件板通过第一背板连接器转接到背板母板。第二插件板通过第二背板连接器转接到背板母板。将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从第一安装位置向第一连接位置的方向依次减小多个第一插件板印制线段的阻抗。将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从第二安装位置向第二连接位置的方向依次减小多个第二插件板印制线段的阻抗。
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公开(公告)号：CN102915756A
公开(公告)日：2013-02-06
申请号：CN201210380737.1
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。
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公开(公告)号：CN102890961A
公开(公告)日：2013-01-23
申请号：CN201210372431.1
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G11C11/413
Abstract: 一种存储体结构。在印制板正面并排布置九个正面存储体单元：正面第一存储体单元、正面第二存储体单元、正面第三存储体单元、正面第四存储体单元、正面第五存储体单元、正面第六存储体单元、正面第七存储体单元、正面第八存储体单元、正面第九存储体单元。在印制板反面与正面存储体单元对应的位置处并排布置九个反面存储体单元：反面第一存储体单元、反面第二存储体单元、反面第三存储体单元、反面第四存储体单元、反面第五存储体单元、反面第六存储体单元、反面第七存储体单元、反面第八存储体单元、反面第九存储体单元。印制板的正面安装的九个正面存储体单元属于第一路存控。印制板的反面安装的九个反面存储体单元属于第二路存控。
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公开(公告)号：CN102821575A
公开(公告)日：2012-12-12
申请号：CN201210324820.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: H05K7/10
Abstract: 本发明提供芯片互连背板及其分段阶梯阻抗设计方法。芯片互连背板包括：第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板。第一插件板通过第一背板连接器转接到背板母板。第二插件板通过第二背板连接器转接到背板母板。将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从第一安装位置向第一连接位置的方向依次减小多个第一插件板印制线段的阻抗。将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从第二安装位置向第二连接位置的方向依次减小多个第二插件板印制线段的阻抗。
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公开(公告)号：CN102087536B
公开(公告)日：2012-08-08
申请号：CN200910200118.8
申请日：2009-12-07
Applicant: 无锡江南计算技术研究所
IPC: G06F1/16
Abstract: 一种刀片装置，包括：至少两块处理器卡，每块处理器卡上包括至少一个CPU以及第一接口；接口装置，适于连接处理器卡，包括至少一对第二接口；所述处理器卡通过其第一接口与所述第二接口的连接实现连接至所述接口装置；其中，每对所述第二接口设置于所述接口装置同侧的同一表面，且两个所述第二接口之间的水平间距不超过与之相连接的任一块处理器卡的长度。本发明通过与所述接口装置相水平的方向上设置一对接口，用于连接两块在垂直方向上重叠的处理器卡，以及所述接口装置水平方向上的可扩展性，从而能够在同一刀片装置上安装高达4块或8块的处理器卡，实现刀片装置的高组装密度和高可维性。
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