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公开(公告)号：CN113889436B
公开(公告)日：2023-09-08
申请号：CN202111070720.1
申请日：2021-09-13
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L21/8234 , H01L27/088 , H01L29/423
Abstract: 本发明提供了一种环栅结构源漏的外延制备方法以及环栅结构，其中的方法包括：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍片之间具有凹槽；在所述衬底上淀积非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；在所述锗硅体层形成环栅结构的源/漏区；通过在凹槽淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法，能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的开启电流。
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公开(公告)号：CN116666220A
公开(公告)日：2023-08-29
申请号：CN202310543733.9
申请日：2023-05-15
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/306 , H01L21/3065
Abstract: 本发明提供了一种内侧墙沟槽的制备方法，包括：提供一待刻蚀对象；待刻蚀对象包括：衬底以及形成于衬底上的沿远离衬底方向上间隔堆叠的若干沟道层与若干牺牲层；对待刻蚀对象沿第一方向进行刻蚀，直至衬底的表层，以形成源漏空腔；同时对待刻蚀对象中的牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，第一方向表征了若干沟道层与若干牺牲层堆叠的方向；第二方向垂直于第一方向；其中，对牺牲层沿第二方向进行刻蚀时，刻蚀速率为：0.05nm/s‑0.3nm/s。本发明提供的技术方案，解决了沟道层过久暴露在刻蚀环境中造成刻蚀损伤的问题，进而实现了器件电学性能的提升，同时避免了后续的源漏SiGe外延工艺可能产生的不利影响。
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公开(公告)号：CN114639606A
公开(公告)日：2022-06-17
申请号：CN202210199870.0
申请日：2022-03-01
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/10 , H01L29/78
Abstract: 本发明提供了一种沟道的刻蚀方法，提供一待刻蚀对象，对所述待刻蚀对象一次刻蚀后，交替进行表面处理‑二次刻蚀，直至刻蚀掉所有的鳍结构的牺牲层；其中，一次刻蚀用于刻蚀掉所述若干鳍结构中当前宽度最小的鳍结构的全部牺牲层以及其它宽度更宽的鳍结构的部分牺牲层；表面处理用于在待刻蚀对象的沟道层与剩余的牺牲层的暴露在外的表面形成保护层；所述二次刻蚀用于刻蚀掉当前宽度次之的鳍结构的全部的牺牲层，以及所述保护层。本发明在传统的刻蚀工艺中加入氧化步骤，既实现了对沟道层的保护，又实现了在不同沟道宽度的刻蚀中，减少沟道层的损失量。
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公开(公告)号：CN114242594A
公开(公告)日：2022-03-25
申请号：CN202111524853.1
申请日：2021-12-14
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种环栅器件上后栅单扩散隔断工艺方法，其用于形成单扩散隔断空腔的虚设伪栅极的刻蚀是在GAA器件的有源金属栅极制备完成后才进行，由于源/漏区会向两侧的鳍结构施加应力；而在沟道释放后，有源伪栅极对应的鳍结构中只剩下了沟道层，因而源/漏区的应力会集中到沟道层上，使得沟道层的应力得到增强。并且由于此时虚设伪栅极及其对应的鳍结构还未进行处理，其也会向GAA器件的沟道层传递应力，使得GAA器件的沟道层的应力达到最大；同时，由于在进行虚设伪栅极的刻蚀前，GAA器件的沟道层已经被有源金属栅极包裹，其对沟道层的应力产生禁锢作用，使得在后续虚设伪栅极刻蚀后，GAA器件的沟道层的应力因弛豫带来的影响降到最低。
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公开(公告)号：CN116825823A
公开(公告)日：2023-09-29
申请号：CN202310789675.8
申请日：2023-06-29
IPC: H01L29/10 , H01L29/161 , H01L21/336 , H01L29/78
Abstract: 本发明提供了一种沟道的刻蚀方法，包括：提供一待刻蚀对象，包括若干鳍结构，每个鳍结构均包括交叠的牺牲层与沟道层，若干鳍结构沿沟道方向的宽度存在不同；对待刻蚀对象进行一次刻蚀后，循环进行表面处理吹扫处理以及二次刻蚀，直至刻蚀掉所有的鳍结构的牺牲层；所述吹扫处理用于除去第一物质与第二物质；所述第一物质表征了进行表面处理时引入的物质；所述第二物质表征了进行表面处理时产生的物质；该技术方案，在实现SiGe相对于Si高选择比刻蚀的同时，还解决了表面处理过程导致的牺牲层相对于介质材料(比如SiN等)的选择比较低，进而减小后续刻蚀工艺对于介质材料(如SiN等)的损伤的问题。
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Patent Agency Ranking
公开(公告)号：CN113889436A
公开(公告)日：2022-01-04
申请号：CN202111070720.1
申请日：2021-09-13
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L21/8234 , H01L27/088 , H01L29/423
Abstract: 本发明提供了一种环栅结构源漏的外延制备方法以及环栅结构，其中的方法包括：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍片之间具有凹槽；在所述衬底上淀积非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；在所述锗硅体层形成环栅结构的源/漏区；通过在凹槽淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法，能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的开启电流。
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公开(公告)号：CN113284806A
公开(公告)日：2021-08-20
申请号：CN202110538164.X
申请日：2021-05-18
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08
Abstract: 本发明提供了一种环栅器件及其源漏制备方法、器件制备方法、电子设备，其中，环栅器件的源漏制备方法，包括：在基底上形成鳍片，以及横跨所述鳍片的伪栅极单元，所述鳍片包括交替层叠的预备沟道层与预备牺牲层；所述伪栅极单元的数量为多个，多个所述伪栅极单元沿所述预备沟道层的沟道方向依次分布；刻蚀掉相邻两个伪栅极单元之间的预备牺牲层部分；对相邻两个伪栅极单元之间的预备沟道层部分进行刻蚀减薄，并保留部分沟道层材料作为种子层；基于所述种子层，外延源漏的锗硅体层，并在所述锗硅体层形成源极与漏极。
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公开(公告)号：CN114242594B
公开(公告)日：2024-08-16
申请号：CN202111524853.1
申请日：2021-12-14
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种环栅器件上后栅单扩散隔断工艺方法，其用于形成单扩散隔断空腔的虚设伪栅极的刻蚀是在GAA器件的有源金属栅极制备完成后才进行，由于源/漏区会向两侧的鳍结构施加应力；而在沟道释放后，有源伪栅极对应的鳍结构中只剩下了沟道层，因而源/漏区的应力会集中到沟道层上，使得沟道层的应力得到增强。并且由于此时虚设伪栅极及其对应的鳍结构还未进行处理，其也会向GAA器件的沟道层传递应力，使得GAA器件的沟道层的应力达到最大；同时，由于在进行虚设伪栅极的刻蚀前，GAA器件的沟道层已经被有源金属栅极包裹，其对沟道层的应力产生禁锢作用，使得在后续虚设伪栅极刻蚀后，GAA器件的沟道层的应力因弛豫带来的影响降到最低。
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公开(公告)号：CN117766397A
公开(公告)日：2024-03-26
申请号：CN202311791459.3
申请日：2023-12-25
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/78 , H01L21/308
Abstract: 本发明提供了F‑FET器件的沟道刻蚀方法，包括：在衬底上形成的若干堆叠结构，且通过隔离结构隔离；隔离结构包括隔离槽以及填充于隔离槽内的隔离保护层；每个堆叠结构均包括沿远离衬底的方向上堆叠的第一半导体层与第二半导体层；以隔离保护层为掩膜，刻蚀第一堆叠结构中的第二半导体，以形成第一刻蚀空腔，并仅保留第一半导体层；形成第一图形化的掩膜层；以第一图形化掩膜层为掩膜，刻蚀暴露出来的第二堆叠结构直至衬底的表层，以在第二堆叠结构中形成开槽；以剩余的第一图形化的掩膜层为掩膜，选择性刻蚀开槽两侧的第一半导体层，以形成第二刻蚀空腔，仅保留剩余的第二半导体层，在第一隔离结构沿第一方向的两侧分别形成第一半导体沟道结构。
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公开(公告)号：CN114783877A
公开(公告)日：2022-07-22
申请号：CN202210198169.7
申请日：2022-03-01
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/08 , H01L29/78
Abstract: 本发明提供了一种环栅器件上源漏可控限制外延的方法，包括：在衬底上形成沿第一方向排列的若干鳍结构，在所述若干鳍结构上形成沿第二方向排列的若干假栅结构，且每个假栅结构横跨所述若干鳍结构中的每个鳍结构；刻蚀所述鳍结构形成若干源/漏空腔；在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层，以隔离相邻鳍结构之间的源/漏空腔；在所述源/漏空腔中外延源/漏层；去除所述第一隔离层。使得所述源/漏层的厚度可以限制在应力释放的临界厚度内，以实现减少因失配错位导致的应力弛豫现象；当然地，通过对所述源/漏层厚度的限制，可以限制源/漏层于栅极之间的的接触面的面积，从而限制寄生电容。
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