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公开(公告)号：CN102244102A
公开(公告)日：2011-11-16
申请号：CN201110177163.3
申请日：2011-06-28
Applicant: 复旦大学
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明属于量子效应器件技术领域，具体涉及一种基于电子隧穿的围栅型栅控金属-绝缘体器件。本发明包括：半导体衬底，所述半导体衬底之上的源极、漏极、隧穿绝缘体层、金属层；所述金属层、隧穿绝缘体层与所述半导体衬底构成一个MIS结构；还包括一栅绝缘体层和栅绝缘体层之上围绕所述MIS结构一周的栅极。本发明采用平台工艺制作了基于量子隧穿效应的栅控金属-绝缘体器件，采用围栅型栅极对器件进行控制，增强了栅极的控制能力，同时，通过对围栅型栅控金属-绝缘体器件施加合适的偏压，可以控制其隧穿效率，将漏电流减小到远远小于普通二极管的程度,降低了芯片功耗。
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公开(公告)号：CN102054690A
公开(公告)日：2011-05-11
申请号：CN201010552635.4
申请日：2010-11-22
Applicant: 复旦大学
IPC: H01L21/331 , H01L21/60
CPC classification number: H01L29/66333 , H01L21/76275 , H01L29/41741
Abstract: 本发明属于高压大功率器件技术领域，具体为一种用于制造大功率器件的半导体衬底的制造方法。该方法先对区熔硅片的正面进行离子注入，然后采用耐高温金属作为中间媒介将倒扣后的区熔硅片和高掺杂直拉硅片进行键合形成半导体衬底。键合后，区熔硅片用于制备IGBT器件，高掺杂直拉硅片作为低阻的背部接触，可以减少区熔硅片的用量，降低生产成本。同时，键合后不再需要进行背部的金属化工序，简化了加工制程，提高了生产良率。
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公开(公告)号：CN101901813A
公开(公告)日：2010-12-01
申请号：CN201010231342.6
申请日：2010-07-20
Applicant: 复旦大学
IPC: H01L27/115 , H01L21/8247 , H01L29/10
Abstract: 本发明属于半导体存储器技术领域，具体为一种垂直结构的半导体存储器及其制造方法。本发明的存储器是垂直沟道型双金属浮栅存储器，它包括至少一个衬底区、一个漏区、一个源区、两个浮栅区和一个控制栅极，所述存储器的浮栅区用于存储电荷。本发明还公开了上述双金属浮栅存储器的制造方法。本发明采用垂直的沟道结构，在增大栅长的情况下不会占用更多的芯片面积，有利于芯片往高度集成的方向发展；用简化的方法制造出面积较小的双位存储单元，可以在相同面积的硅衬底上制造出更多的存储器单元，从而实现高密度存储。
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公开(公告)号：CN103579126B
公开(公告)日：2016-05-11
申请号：CN201310548612.X
申请日：2013-11-06
Applicant: 复旦大学
IPC: H01L21/8247 , H01L21/28 , H01L27/115 , H01L29/423
Abstract: 本发明属于半导体器件技术领域，具体涉及一种U型结构的半浮栅器件及其制造方法。本发明在U形凹槽形成后，保留原先的硬掩膜层；先通过淀积第一层多晶硅并回刻来定义出器件浮栅开口区域的位置，然后淀积第二层多晶硅；在对多晶硅进行刻蚀后，剩余的第二层多晶硅和第一层多晶硅形成器件的浮栅，之后再去除掉硬掩膜层；同时，在源漏接触区形成之后把控制栅牺牲层去除，再淀积金属栅极，使得U型结构的半浮栅器件可以集成金属栅极和高介电常数材料栅介质。本发明采用自对准工艺，过程简单且稳定，可控性强，降低生产成本，而且可以精确控制浮栅的宽度，降低器件尺寸。
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公开(公告)号：CN103579126A
公开(公告)日：2014-02-12
申请号：CN201310548612.X
申请日：2013-11-06
Applicant: 复旦大学
IPC: H01L21/8247 , H01L21/28 , H01L27/115 , H01L29/423
CPC classification number: H01L21/28273 , H01L29/42336 , H01L29/788
Abstract: 本发明属于半导体器件技术领域，具体涉及一种U型结构的半浮栅器件及其制造方法。本发明在U形凹槽形成后，保留原先的硬掩膜层；先通过淀积第一层多晶硅并回刻来定义出器件浮栅开口区域的位置，然后淀积第二层多晶硅；在对多晶硅进行刻蚀后，剩余的第二层多晶硅和第一层多晶硅形成器件的浮栅，之后再去除掉硬掩膜层；同时，在源漏接触区形成之后把控制栅牺牲层去除，再淀积金属栅极，使得U型结构的半浮栅器件可以集成金属栅极和高介电常数材料栅介质。本发明采用自对准工艺，过程简单且稳定，可控性强，降低生产成本，而且可以精确控制浮栅的宽度，降低器件尺寸。
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Patent Agency Ranking
公开(公告)号：CN102709192A
公开(公告)日：2012-10-03
申请号：CN201210206312.9
申请日：2012-06-21
Applicant: 复旦大学
IPC: H01L21/336 , H01L27/24
Abstract: 本发明属于20纳米以下的半导体存储器技术领域，具体涉及一种集成阻变存储器的MOS晶体管结构的制造方法。本发明通过自对准工艺形成MOS晶体管的源区和漏区，并且通过一次原子层淀积工艺淀积高质量的MOS晶体管的栅介质层与阻变存储器的阻变存储层，在不增加额外的工艺步骤的前提下，将阻变存储器与MOS晶体管集成在一起。本发明还可以兼容浅沟槽隔离工艺或者场氧化层隔离工艺以及源、漏的离子注入或者扩散工艺，工艺步骤简单，便于工艺集成以及器件向小型化方向的发展。
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公开(公告)号：CN102231391A
公开(公告)日：2011-11-02
申请号：CN201110177230.1
申请日：2011-06-28
Applicant: 复旦大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明属于量子效应器件技术领域，具体涉及一种基于金属-绝缘体-半导体（MIS）结构的量子效应器件。本发明包括：一个半导体衬底，位于半导体衬底之上的源极、漏极、隧穿绝缘体层、金属层；所述的金属层、隧穿绝缘体层与半导体衬底构成一个MIS结构；还包括：位于所述MIS结构一侧的栅极以及位于所述MIS结构与所述栅极之间的栅绝缘体层。本发明将量子隧穿效应和一种栅控二极管结合在一起，采用平台工艺制作出基于量子隧穿效应的栅控金属绝缘体半导体二极管。通过对量子效应器件施加合适的偏压，可以控制其隧穿效率，将漏电流减小到远远小于普通二极管的程度,降低了芯片功耗。
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公开(公告)号：CN102437060B
公开(公告)日：2014-06-11
申请号：CN201110410865.1
申请日：2011-12-12
Applicant: 复旦大学
IPC: H01L21/336
CPC classification number: H01L29/7391 , H01L29/0657 , H01L29/0895 , H01L29/517 , H01L29/66356
Abstract: 本发明属于半导体器件制造技术领域，具体为一种U型沟道的隧穿场效应晶体管的制造方法。U型沟道结构能够有效地延长晶体管的沟道长度，抑制晶体管中漏电流的产生，降低芯片功耗。本发明所提出的U型沟道的隧穿场效应晶体管的制造方法能够实现极窄的U型沟道，并克服由光刻引入的对准偏差，提高芯片的集成度。
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公开(公告)号：CN102222697B
公开(公告)日：2013-07-10
申请号：CN201110177198.7
申请日：2011-06-28
Applicant: 复旦大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明属于量子效应器件技术领域，具体涉及一种基于电子隧穿的栅控金属-绝缘体器件。本发明包括：一个半导体衬底，位于半导体衬底之上的源极、漏极、源掺杂区、隧穿绝缘体层、金属层；所述的金属层、隧穿绝缘体层与半导体衬底构成一个MIS结构；还包括：位于半导体衬底之上所述MIS结构一侧的栅极，以及位于MIS结构与所述栅极之间的栅绝缘体层。本发明采用平台工艺制作了一种基于量子隧穿效应的类似MOSFET（MOS-like）的器件，通过对MOS-like器件施加合适的偏压，可以控制其隧穿效率，减小反向电流，提高亚阈值摆幅性能。
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公开(公告)号：CN102437060A
公开(公告)日：2012-05-02
申请号：CN201110410865.1
申请日：2011-12-12
Applicant: 复旦大学
IPC: H01L21/336
CPC classification number: H01L29/7391 , H01L29/0657 , H01L29/0895 , H01L29/517 , H01L29/66356
Abstract: 本发明属于半导体器件制造技术领域，具体为一种U型沟道的隧穿场效应晶体管的制造方法。U型沟道结构能够有效地延长晶体管的沟道长度，抑制晶体管中漏电流的产生，降低芯片功耗。本发明所提出的U型沟道的隧穿场效应晶体管的制造方法能够实现极窄的U型沟道，并克服由光刻引入的对准偏差，提高芯片的集成度。
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