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公开(公告)号：CN115840725B
公开(公告)日：2023-05-26
申请号：CN202310105300.5
申请日：2023-02-13
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本发明公开了一种具有自检功能的端对端通讯电路和芯片设备，所述电路包括寄存器、发送端、传输门和接收端，寄存器分别与发送端、传输门和接收端连接，传输门分别与发送端和接收端连接，其中，寄存器，用于在接收到外部设备发送的自检使能信号时，向传输门发送自检回环使能信号，以开启传输门，并向发送端发送数据使能信号；发送端，用于根据数据使能信号生成一个或多个发送数据帧，并将发送数据帧经传输门逐个传输至接收端；接收端，用于在每接收到一个发送数据帧时，检验发送数据帧的准确性，并将检验结果传输至寄存器。该电路利用硬件实现端对端的高功能安全性通信，CPU占用率低，可实现成本低。
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公开(公告)号：CN116107795A
公开(公告)日：2023-05-12
申请号：CN202310398950.3
申请日：2023-04-14
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F11/07
摘要： 本发明公开了一种报错电路及芯片设备，电路包括：错误接口逻辑单元，用于根据接收到的N个功能安全逻辑单元发送的N个错误信息，生成先进先出FIFO写使能信号、待写入数据和N个错误状态；FIFO存储逻辑单元，FIFO存储逻辑单元包括FIFO寄存器，FIFO存储逻辑单元用于根据FIFO写使能信号将待写入数据存储至FIFO寄存器；错误计数逻辑单元，用于根据N个错误状态分别对各功能安全逻辑单元的错误信息进行计数，并在有计数值达到相应的中断预设值时，输出状态标志至控制逻辑单元以进行错误处理，以及从FIFO寄存器中读取FIFO读使能信号，以将计数值清零。由此，该电路，能够增加FIFO寄存器空间利用率，自主定义每个错误产生中断时的错误次数。
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公开(公告)号：CN116069698A
公开(公告)日：2023-05-05
申请号：CN202310226457.3
申请日：2023-03-10
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本发明公开了一种SPI数据传输方法和装置，用于主从设备间的数据传输，方法包括：主设备检测CS端口的电平和输出使能信号的电平；当CS端口的电平为第一电平且输出使能信号为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第一数据传输时钟，基于第一数据传输时钟通过MOSI端口与从设备进行数据传输；当CS端口的电平为第二电平时，主设备确定从设备发出传输申请，继续检测，待检测到CS端口的电平为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第二数据传输时钟，使从设备基于第二数据传输时钟通过MISO端口与主设备进行数据传输。该方法能够避免无效数据的发送或数据的丢失。
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公开(公告)号：CN115840499A
公开(公告)日：2023-03-24
申请号：CN202310117226.9
申请日：2023-02-15
申请人： 天津智芯半导体科技有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F1/324 , G06F1/3234 , G06F1/3293 , G06F1/3296 , G06F1/12
摘要： 本发明公开了一种电源管理系统和芯片设备，系统包括：中央处理器、电源管理单元、系统时钟和稳定器；系统时钟与中央处理器、电源管理单元连接，以给中央处理器、电源管理单元提供时钟信号；电源管理单元与中央处理器、稳定器连接，用于在接收到中央处理器发送的睡眠模式请求后，输出第一时钟模式选择信号至系统时钟，以使系统时钟进入低频低功耗模式，并输出第一电位选择信号至稳定器，以使稳定器进行降压调整，以及在降压完成后输出第一组合时钟使能信号至系统时钟，以关闭系统时钟。该系统在睡眠模式下，可进一步调整稳定器的电压来降低功耗，且可通过硬件控制默认的系统启动时钟，不需要额外的低频时钟实现数字控制，硬件占用面积小，成本低。
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公开(公告)号：CN114675757A
公开(公告)日：2022-06-28
申请号：CN202210305119.4
申请日：2022-03-25
申请人： 合肥智芯半导体有限公司
摘要： 本发明公开了一种触摸感应输入模块及其基准点和阈值更新装置，更新装置包括：更新控制电路，提供更新比率和更新使能信号；扫描主体电路，用于对触摸感应输入模块进行扫描得到计数结果和产生更新触发信号；计算电路，与扫描主体电路连接，用于生成更新请求以及计算得到基准点更新值、高阈值更新值、低阈值更新值；基准点更新电路，与计算电路连接，用于提供当前基准点和完成基准点的更新；阈值更新电路，与计算电路和扫描主体电路连接，用于提供当前高低阈值以及完成阈值的更新。由此，该更新装置，通过硬件电路完成触摸感应输入模块的基准点和阈值的实时自动更新，能够降低软件成本，减少外界环境变化对触摸感应的影响，提高更新效率。
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公开(公告)号：CN114237345B
公开(公告)日：2024-06-18
申请号：CN202111562031.2
申请日：2021-12-17
申请人： 合肥智芯半导体有限公司
摘要： 本发明公开了一种芯片及基于芯片工作负载检测的系统时钟自适应扩频装置，装置包括：主电源电压检测电路，其包括电源产生器和电压检测子电路，电源产生器的输入端用以连接外接电源，用于产生主电源，电压检测子电路的输入端与电源产生器的输出端连接，用于进行周期性检测，得到电源电压值；工作负载判断电路，其输入端与电压检测子电路的输出端连接，用于根据电源电压值与预设负载阈值的比较结果输出主频调整控制信号；系统时钟调整电路，其与工作负载判断电路的输出端连接，用于对系统时钟频率进行调整，以减缓主电源的电压波动。由此，该装置，能够提高芯片的执行效率和安全性，降低在低压时芯片发生时序失效的概率，降低芯片产生的EMI辐射。
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公开(公告)号：CN117215619B
公开(公告)日：2024-02-02
申请号：CN202311487796.3
申请日：2023-11-09
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本申请提供了一种应用程序的在线升级方法、芯片及智能设备，涉及芯片技术领域。该芯片的第一FLASH和第二FLASH中的每个FLASH均包括用于存储应用程序的代码分区和用于存储该应用程序的应用数据的数据分区。如此，使得每个FLASH既能写入应用程序，又能写入应用数据。因此，芯片的控制电路接收到针对应用程序的升级指令后，若确定该应用程序存储于第一FLASH和第二FLASH中的一个FLASH的代码分区，则能够直接将该应用程序的升级程序写入另一个FLASH的代码分区，并基于该应用程序的应用数据运行该升级程序以进行应用程序的升级。因无需额外新增一个FLASH，故降低了对应用程序进行在线升级的硬件成本。
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公开(公告)号：CN117170954B
公开(公告)日：2024-01-26
申请号：CN202311456184.8
申请日：2023-11-03
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F11/22
摘要： 本发明公开了一种芯片设备。芯片设备包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个测试端口通过对应的开关与n个通用输入输出端口分别连接；其中，在对待测闪存进行测试时，将n个通用输入输出端口连接，形成测试点，并控制与待测闪存对应的开关闭合，通过测试点对待测闪存进行测试。
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公开(公告)号：CN116863987A
公开(公告)日：2023-10-10
申请号：CN202311121586.2
申请日：2023-09-01
申请人： 合肥智芯半导体有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
摘要： 本发明公开了一种随机存取存储器的自检修补装置及其方法、芯片设备，随机存取存储器的自检修补装置包括：自检电路用以连接随机存取存储器，用于在接收到自检触发信号时，取得随机存取存储器的存取控制权，并对随机存取存储器进行扫描自检并输出修补地址；读写控制电路用于根据系统总线发送的操作地址进行数据存取操作；修补电路分别与自检电路和读写控制电路连接，用于在存在与操作地址匹配的修补地址时，根据匹配的修补地址通过读写控制电路对随机存取存储器中的错误地址进行重映射修补。本发明实施例的随机存取存储器的自检修补装置能够实时完成随机存取存储器的自检和修补，减少软硬件资源的开销，提高随机存取存储器的使用寿命。
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公开(公告)号：CN116206663B
公开(公告)日：2023-08-22
申请号：CN202310496908.5
申请日：2023-05-05
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G11C29/12
摘要： 本发明公开了一种RAM阵列自检电路、芯片。电路包括：自检寄存器，连接至系统总线，用于在接收到系统总线传输的自检指令后，输出自检触发信号；RAM读写控制器，连接至系统总线，用于在接收到系统总线传输的RAM存取指令后，输出自检暂停请求信号；自检通路选择器，与RAM读写控制器连接，并连接至RAM阵列；实时自检主电路，包括自检控制器和自检序列状态机，自检控制器用于在接收到自检触发信号，且RAM读写控制器未输出自检暂停请求信号时，输出启动自检的自检控制信号，还用于根据自检序列状态机的反馈实时调整自检控制信号，自检序列状态机在确定启动自检后输出自检总线选择信号至自检通路选择器，以获取RAM阵列的存取控制权限，并对RAM阵列进行自检操作。
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