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公开(公告)号：CN105930598A
公开(公告)日：2016-09-07
申请号：CN201610270325.0
申请日：2016-04-27
Applicant: 南京大学
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/5081
Abstract: 本发明涉及基于控制器流水架构的层次化信息处理方法及电路，所述方法包括如下步骤：1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核；4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作，具有可扩展性、灵活性以及多变性的特点。
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公开(公告)号：CN110110851B
公开(公告)日：2023-03-24
申请号：CN201910359395.7
申请日：2019-04-30
Applicant: 南京大学
IPC: G06N3/063 , G06N3/0442 , G06N3/048 , G06N3/0495 , G06N3/082
Abstract: 本发明提供了一种LSTM神经网络的FPGA加速器及其加速方法。加速器包括数据分发单元、运算单元、控制单元和存储单元；运算单元包括稀疏矩阵向量乘模块、非线性激活函数模块和按元素乘加计算模块；控制单元发出控制信号给数据分发单元，数据分发单元从存储单元中读取输入激励值和神经网络权重参数，并输入到运算单元进行运算。本发明按非零权重值的个数均匀地分配给每个运算单元，这样不会造成运算资源的闲置，从而提高整个网络的运算性能。同时，采用稀疏网络的形式存储剪枝后的神经网络，每一列的权重值存储在同一个地址空间，并根据行索引对其进行编码，在保证精度的情况下，提高了运算性能和数据吞吐率。
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公开(公告)号：CN106951211B
公开(公告)日：2019-10-18
申请号：CN201710189006.1
申请日：2017-03-27
Applicant: 南京大学
IPC: G06F7/523
Abstract: 本发明提供了一种定浮点通用乘法器，既可以实现24位的定点乘法运算，也可以实现32位的单精度浮点乘法运算。所述乘法器将定点乘法器与主体结构相分离，由24位定点乘法器重构为单精度浮点乘法器。24位定点乘法器由4个12位乘法器组成，其中每个12位乘法器采用BOOTH算法，通过乘累加的紧缩结构完成运算，有效地提高了乘法运算效率和减少了运算资源开销。所述乘法器除了24位定点乘法器外不额外占用太多资源，在保证运算精度和数据吞吐率的情况下，有效地提高了乘法器的通用性。
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公开(公告)号：CN108763653A
公开(公告)日：2018-11-06
申请号：CN201810412917.0
申请日：2018-04-30
Applicant: 南京大学
IPC: G06F17/50
CPC classification number: G06F17/5027
Abstract: 本发明提供了的基于FPGA的可重构线性方程组求解加速器，包括：数据分配模块，用于将内部存储器中的数据分配给计算阵列模块,根据输入系数矩阵的规模和类型，在主控制模块的控制下调整数据分配的方式；主程序控制模块，用于控制数据分配模块、重构控制模块和计算阵列模块的运行以及各模块之间的通信；重构控制模块，用于根据系数矩阵的规模和类型重新设置计算方式；内部存储器模块，用于存储系数矩阵和向量数据；计算阵列模块，用于计算线性方程组的解。发明设计的重构方法可以同时调整数据的存储和传输方式，在对运算资源和运算精度不同需求的场景下可采用不同的运算模式，相比于现有的线性方程组求解加速器，具有更好的通用性。
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公开(公告)号：CN107329423A
公开(公告)日：2017-11-07
申请号：CN201710464306.6
申请日：2017-06-19
Applicant: 南京大学
IPC: G05B19/042
CPC classification number: G05B19/0428 , G05B2219/24024
Abstract: 本发明涉及一种基于PC和PowerPC嵌入式处理器的监控系统，与FPGA通信连接，包括：嵌入式模块，将FPGA发送的监测信息进行读取、打包、发送操作，对发送速率进行调整，并对FPGA配置；上位机，提供UI界面，完成监测信息接收、存储、统计、分析以及报表打印，并发出配置信息；网络通信模块，接收上位机发送的配置信息，并向上位机发送所述监测信息。有益效果为：利用PC软件平台的可视化、易操作、易编程的优势，解决了用户对于繁复的监测信息需逐条排查的问题，能分析出未被识别的错误信息,大大减轻了用户的工作负担，提高了整体的工作质量。PC软件发送FPGA配置信息至嵌入式处理器，实现了FPGA运行时实时监测和实时配置，大大提高了整个系统的工作效率。
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Patent Agency Ranking
公开(公告)号：CN106970842A
公开(公告)日：2017-07-21
申请号：CN201710190942.4
申请日：2017-03-27
Applicant: 南京大学
IPC: G06F9/50
CPC classification number: G06F9/505
Abstract: 本发明涉及一种动态可重构实时信号处理负载平衡系统，接收前端发送的A/D实时采样数据流，为后端多核处理器阵列实时分配计算数据。该系统包括重构控制模块，接收及解析重构配置信息、控制忙闲；数据缓存模块，将控制表与ad数据根据所述配置信息缓存到对应的数据FIFO；数据发送模块，计算每个发送通道的首地址、目的ID，根据所述目的ID将控制表与ad数据按照SRIO协议传输到正确的接收端；发送仲裁模块，对数据发送模块多个数据发送通道进行仲裁并输出。实现为后端多核处理器阵列实时动态分配计算数据，且支持多种数据合并方式，以及多种波数下数据在接收端内存中按顺序存储等功能。
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公开(公告)号：CN108763653B
公开(公告)日：2022-04-22
申请号：CN201810412917.0
申请日：2018-04-30
Applicant: 南京大学
IPC: G06F30/331
Abstract: 本发明提供了的基于FPGA的可重构线性方程组求解加速器，包括：数据分配模块，用于将内部存储器中的数据分配给计算阵列模块,根据输入系数矩阵的规模和类型，在主控制模块的控制下调整数据分配的方式；主程序控制模块，用于控制数据分配模块、重构控制模块和计算阵列模块的运行以及各模块之间的通信；重构控制模块，用于根据系数矩阵的规模和类型重新设置计算方式；内部存储器模块，用于存储系数矩阵和向量数据；计算阵列模块，用于计算线性方程组的解。发明设计的重构方法可以同时调整数据的存储和传输方式，在对运算资源和运算精度不同需求的场景下可采用不同的运算模式，相比于现有的线性方程组求解加速器，具有更好的通用性。
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公开(公告)号：CN108665063B
公开(公告)日：2022-03-18
申请号：CN201810480881.X
申请日：2018-05-18
Applicant: 南京大学
IPC: G06N3/063
Abstract: 本发明提供了一种用于BNN硬件加速器的双向数据级并行处理卷积加速系统包括：存储单元，用于存储输入的激励数据、卷积核参数以及该层卷积运算结束后的结果；运算控制器，控制各个卷积层之间数据的传递、激励的输入与读取卷积核参数的读取、参数运算以及计算结果的存储；卷积运算模块，根据所述控制器指令，读取缓冲单元里的数据和参数，完成卷积操作；数据搬运模块，根据运算控制器的配置信息，将所有参数与激励数据从片外DDR搬运至片上存储器。通过增加运算资源和数据存储资源的开销，大大提高了运算吞吐率。
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公开(公告)号：CN106951356B
公开(公告)日：2020-04-07
申请号：CN201710188724.7
申请日：2017-03-27
Applicant: 南京大学
IPC: G06F11/30
Abstract: 本发明涉及一种信号接口处理板状态信息监测方法，包括：上电信息监测，在上电之后进行一次性监测，输出上电监测信息，为上电后信号接口处理板发生状态异常时提供参考；随帧信息监测，对此刻分发输出的每一帧数据所包含的各类信息进行监测，输出随帧监测信息，以便在数据出现卡断情况时提供数据帧情况；实时信息监测，所述实时信息包括显示传输数据速率与每个模块内部包含细节的详细信息，输出实时刷新监测信息，在定位问题时将所述实时信息示出；顶层监测，接收上述所有监测信息，并将所述监测信息输出。涵盖了工程中可能出现的不同信息类型，并将它们根据各自特点对应处理，节省了大量查找问题的时间和精力。
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公开(公告)号：CN110879697A
公开(公告)日：2020-03-13
申请号：CN201911034169.8
申请日：2019-10-29
Applicant: 南京大学
Abstract: 本发明公开了一种近似计算tanh函数的装置，包括输入补码选择单元、常数乘法单元、移位单元、特殊值产生单元、加法单元和输出补码选择单元。输入补码选择单元将输入自变量x映射到正数区间输出，常数乘法单元计算2.875×x的整数部分k与小数部分 特殊值产生单元产生 的近似值，移位单元得到 的两个部分值，加法单元计算Ω(k)与两个移位结果的和或差，输出补码选择单元将加法单元的结果转换到x对应的正数或负数区间输出。本发明的装置能实现近似计算tanh函数，在保持较高精度的同时，极大地降低了硬件架构的功耗、面积以及延时开销。
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