自供能系统和智能监测设备
    12.
    发明公开

    公开(公告)号:CN113726022A

    公开(公告)日:2021-11-30

    申请号:CN202110818350.9

    申请日:2021-07-20

    Abstract: 本发明公开了一种自供能系统和智能监测设备,所述自供能系统包括:能量采集单元、能量转换单元、储能单元和控制单元,其中,能量采集单元用于采集环境中的磁场能量,并输出相应的交流电压;能量转换单元分别与能量采集单元和储能单元相连,用于将交流电压转换为充电电压,以对储能单元进行充电;储能单元与负载相连,用于对负载供电;控制单元分别与能量转换单元和储能单元相连,用于根据充电电压和交流电压对储能单元和能量转换单元进行控制。本发明的自供能系统,能够采集环境中的磁场能量,并对磁场能量进行转换,以为储能单元充电,由储能单元为负载提供能量,使用寿命长、成本低、体积小,便于设备安装维护。

    嵌入式芯片的引导加载方法

    公开(公告)号:CN112083961A

    公开(公告)日:2020-12-15

    申请号:CN202010779915.2

    申请日:2020-08-05

    Abstract: 本发明涉及集成电路芯片领域,公开一种嵌入式芯片的引导加载方法,嵌入式芯片内的ROM被配置为:用于存储嵌入式芯片的寄存器的配置流程的第一ROM;及用于存储嵌入式芯片的用户程序的引导流程的第二ROM。所述引导加载方法包括:基于第一一次性可编程存储器内的配置数据与第一ROM内的所述配置流程,对嵌入式芯片的寄存器进行配置;将所述嵌入式芯片切换到测试下载模式;及在所述测试下载模式下,响应于指令指针由所述第一ROM跳转到所述第二ROM,基于第二一次性可编程存储器内的配置数据与所述第二ROM内的所述引导流程,执行相应的用户程序的引导操作。本发明可降低不同流程代码的耦合性,且能更有针对性地保护敏感数据不被随意读写,从而提高芯片的安全性。

    嵌入式芯片的引导加载方法

    公开(公告)号:CN112083961B

    公开(公告)日:2022-01-14

    申请号:CN202010779915.2

    申请日:2020-08-05

    Abstract: 本发明涉及集成电路芯片领域,公开一种嵌入式芯片的引导加载方法,嵌入式芯片内的ROM被配置为:用于存储嵌入式芯片的寄存器的配置流程的第一ROM;及用于存储嵌入式芯片的用户程序的引导流程的第二ROM。所述引导加载方法包括:基于第一一次性可编程存储器内的配置数据与第一ROM内的所述配置流程,对嵌入式芯片的寄存器进行配置;将所述嵌入式芯片切换到测试下载模式;及在所述测试下载模式下,响应于指令指针由所述第一ROM跳转到所述第二ROM,基于第二一次性可编程存储器内的配置数据与所述第二ROM内的所述引导流程,执行相应的用户程序的引导操作。本发明可降低不同流程代码的耦合性,且能更有针对性地保护敏感数据不被随意读写,从而提高芯片的安全性。

    基于PCIe接口的加密卡架构、加密卡及电子设备

    公开(公告)号:CN111241603A

    公开(公告)日:2020-06-05

    申请号:CN202010015244.2

    申请日:2020-01-07

    Abstract: 本发明涉及芯片设计技术领域,公开一种基于PCIe接口的加密卡架构,包括:PCIe接口模块,包括第一PCIe接口单元和第二PCIe接口单元,第一PCIe接口单元用于输入待加密/解密的数据或输出加密/解密后的数据;加解密模块,包括至少一个用于加密/解密数据的密码芯片,所述密码芯片集成安装于第二PCIe接口单元,所述待加密/解密的数据或加密/解密后的数据经所述第二PCIe接口单元传送;控制模块,用于控制所述密码芯片对所述待加密/解密的数据进行加密/解密运算。本发明的加密卡架构按照最大密码芯片数量进行原型研发,通过调整密码芯片的数量即可快速调整加密卡的算力,快速响应不同应用场景需求。

    分频电路
    18.
    发明公开

    公开(公告)号:CN110750129A

    公开(公告)日:2020-02-04

    申请号:CN201910964645.X

    申请日:2019-10-11

    Abstract: 本发明公开了一种分频电路,包括第一分频器以及第二分频器;第一分频器包括:第一累加器,在接收的时钟信号的每个上升沿来临时计数值加1,且在第一反馈信号的控制下清除第一累加器的计数值;第一比较器,比较第一累加器的计数值和第一分频信号,第一反馈信号为第一比较器的输出信号;第一异或门;第一触发器,第一触发器的输出为第二反馈信号,第一触发器的输出为第一分频器的输出信号div0_clock;第二分频器包括:第二累加器;第二比较器;第二异或门;第二触发器,输出为第二分频器的输出信号div1_clock;其中,div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期,以避免不同分频比造成的时钟相位不一致的问题。

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