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公开(公告)号：CN103246904B
公开(公告)日：2016-04-06
申请号：CN201310197061.7
申请日：2013-05-24
Applicant: 北京大学
CPC classification number: G06N3/08 , G06N3/049 , G06N3/0635 , G11C11/54 , G11C13/0007
Abstract: 本发明公开了一种基于阻变忆阻器的时间关联学习神经元电路及其实现方法。本发明利用阻变忆阻器的开关特性，当其两端被两个激励信号同步选定时，将会在器件的两端形成可以使其发生阻变的电压压降，从而实现这个突触连接的开断，实现两个激励信号的关联与否，并具有记忆特性，而且能够复述出之前的激励信号，即达到学习目的。由于阻变忆阻器的结构简单且可集成度高，能够实现大规模的物理神经元突触连接，以达到更为复杂的学习甚至逻辑功能，本发明在神经元计算中有着很好的应用前景。
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公开(公告)号：CN102891679B
公开(公告)日：2015-05-20
申请号：CN201210381386.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。
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公开(公告)号：CN102882514B
公开(公告)日：2015-05-13
申请号：CN201210380759.8
申请日：2012-10-09
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了与逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为与逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到低电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为与逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省与逻辑电路所占面积的同时，实现了与逻辑电路可编程的性能。
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公开(公告)号：CN102882513B
公开(公告)日：2015-04-15
申请号：CN201210380756.4
申请日：2012-10-09
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了全加器电路和芯片，该电路包括：第一异或电路、第二异或电路和进位电路；其中，第一异或电路的输入端作为全加器电路的信号输入端；第二异或电路的一组输入端与第一异或电路的输出端相连接，第二异或电路的另一组输入端作为全加器电路的进位输入端，第二异或电路的输出端作为全加器电路的信号输出端；进位电路的输入端作为全加器电路的信号输入端，进位电路的输出端与全加器电路的进位输入端相连接；第一异或电路、第二异或电路和进位电路中的至少一个包括阻变忆阻器阵列。本发明实施例中，在节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
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公开(公告)号：CN103246904A
公开(公告)日：2013-08-14
申请号：CN201310197061.7
申请日：2013-05-24
Applicant: 北京大学
CPC classification number: G06N3/08 , G06N3/049 , G06N3/0635 , G11C11/54 , G11C13/0007
Abstract: 本发明公开了一种基于阻变忆阻器的时间关联学习神经元电路及其实现方法。本发明利用阻变忆阻器的开关特性，当其两端被两个激励信号同步选定时，将会在器件的两端形成可以使其发生阻变的电压压降，从而实现这个突触连接的开断，实现两个激励信号的关联与否，并具有记忆特性，而且能够复述出之前的激励信号，即达到学习目的。由于阻变忆阻器的结构简单且可集成度高，能够实现大规模的物理神经元突触连接，以达到更为复杂的学习甚至逻辑功能，本发明在神经元计算中有着很好的应用前景。
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Patent Agency Ranking
公开(公告)号：CN102891679A
公开(公告)日：2013-01-23
申请号：CN201210381386.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。
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公开(公告)号：CN102882509A
公开(公告)日：2013-01-16
申请号：CN201210381379.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/094
Abstract: 本发明实施例公开了进位电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为进位电路的信号输入端；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为进位电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省进位电路所占面积的同时，实现了进位电路可编程的性能。
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公开(公告)号：CN102543172B
公开(公告)日：2014-09-24
申请号：CN201210046710.9
申请日：2012-02-27
Applicant: 北京大学
IPC: G11C11/56
Abstract: 本发明公开了一种适用于神经元电路的阻变忆阻器的控制方法。本发明的控制方法在神经元电路里，阻变忆阻器的两个端口分别和MOS晶体管的漏端和源端相连，组成并联结构，并分别连接于前神经元和后神经元，在MOS晶体管的栅端加上栅电压。本发明通过阻变忆阻器与MOS晶体管并联，在学习态，通过调节MOS晶体管的栅电压将阻变忆阻器设置到预定阻值；在计算态，通过栅电压控制MOS晶体管的沟道电阻从而精确控制阻变忆阻器和MOS晶体管的并联结构的阻值，从而快速精确地对并联结构的阻值进行调节。MOS晶体管的面积可以很小，有利于大规模集成，同时，控制MOS晶体管的栅电压能够实现阻变忆阻器的阻值可变并且可以精确控制阻值浮动。
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公开(公告)号：CN103078053A
公开(公告)日：2013-05-01
申请号：CN201210564552.6
申请日：2012-12-21
Applicant: 北京大学
Abstract: 本发明实施例公开了一种多值阻变存储器及其制备方法。一种多值阻变存储器，包括位于衬底上的下电极，位于所述下电极上的中间层，以及位于所述中间层上的上电极，其中，所述中间层包括至少两层阻变层，相邻两阻变层之间通过中间电极层隔离，所述至少两层阻变层可在外加电压作用下依次由低阻态转变为高阻态。本发明实施例中的多值RRAM通过设置多层阻变层，并使这多层阻变层在外加电压作用下可以依次由低阻态转变为高阻态，实现了该RRAM的多阻值存储，而且，由于各阻变层在不同的阻态之间的转变比较好控制，某一阻变层由低阻态转变为高阻态时也不会影响其他阻变层的阻态，多值RRAM的稳定性更高。
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公开(公告)号：CN103066205A
公开(公告)日：2013-04-24
申请号：CN201210564709.5
申请日：2012-12-21
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明实施例公开了一种阻变存储器制备方法。该方法包括：在衬底上形成下电极；在所述下电极上形成阻变层；在所述阻变层上形成上电极，获得阻变存储器；在所述阻变存储器上施加预定电压，所述预定电压为使所述阻变存储器由高阻态转变为低阻态的电压；对所述阻变存储器执行退火工艺，以使在所述阻变存储器上施加所述预定电压时所述阻变存储器内的弱导电通道减少。本发明实施例通过在制备RRAM时增加退火工艺，使得RRAM的阻变层内形成的导电通道中，弱导电通道因退火被氧化而消失或减少，从而使得RRAM高低阻态的转变主要由主导电通道决定，从而解决了因弱导电通道的随机开启与关闭对RRAM稳定性的影响，也就提高了RRAM的稳定性。
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