公开(公告)号：CN119067179A

公开(公告)日：2024-12-03

申请号：CN202310667189.9

申请日：2023-05-31

Applicant: 北京大学

Inventor： 冯建华 ,  张宇浩 ,  侯明浩 ,  王然 ,  崔博文 ,  陈宇航 ,  李鹏龙 ,  齐观平 ,  叶红飞

IPC: G06N3/048 ,  G06N3/063 ,  G06F1/035 ,  G06F7/552

Abstract: 本发明公开了一种基于切比雪夫插值多项式的S型激活函数算法及其硬件结构。本发明设计的S型激活函数算法分为非多项式计算区间判断、子区间判断及获取系数、多项式计算三个步骤。基于该算法四次多项式实现的硬件电路由区间过滤模块、函数前处理模块、查找表模块、幂级数模块、浮点乘模块、浮点加模块、函数后处理模块组成，在单精度下满足忠实舍入(误差小于1ULP)的要求。通过将整个单精度浮点区间根据S型激活函数的渐进特性区分为多项式计算区间和非多项式计算区间，节省了硬件开销，降低了计算延时。本发明提出了一种新型多项式计算区间的子区间划分方法，能够在满足精度要求的前提下尽可能地降低查找表的资源占用。基于该算法实现的硬件结构以较小硬件开销为代价，能够解决S型激活函数浮点计算精度过低的问题，进而提高神经网络计算的精度。

公开(公告)号：CN119066308A

公开(公告)日：2024-12-03

申请号：CN202310664409.2

申请日：2023-05-31

Applicant: 北京大学

Inventor： 冯建华 ,  崔博文 ,  侯明浩 ,  王然 ,  陈宇航 ,  张宇浩 ,  李鹏龙 ,  叶红飞

IPC: G06F17/14 ,  G06F17/16

Abstract: 本发明公开了一种基于Vitis平台的定点可逆FFT高层次综合硬件加速器设计实现方法。本发明采用的FFT结构为split‑radix结构，该结构相比常用的基‑2和基‑4FFT算法具有最小的复杂度，同时保持着规律的迭代结构；为了实现定点FFT的可逆性，采用提升结构替代FFT计算过程中的蝴蝶结构，这种结构的应用可以将量化、舍入等操作施加在提升系数中而非节点值，可以保证算法的可逆性，同时无乘法近似进一步降低了算法复杂度；选择面向异构应用开发的Vitis平台构建硬件加速设计环境，该平台拥有高性能加速器卡，顶层具有AI推断智能生成优化应用，还可利用丰富的开发工具帮助开发者提高硬件设计效率；Vitis平台支持的高层次综合工具可以在软件层面进行代码结构优化，可直接将重构的软件代码智能映射为RTL语言，还可以针对不同模块进行不同性能指标的优化，相比传统FFT算法的FPGA开发效率更高；由此方法设计得到的FFT IP具有平台可重用、可移植性等特点，还可以应用于多场景的调用中，为其它开发者提供定点可逆FFT的功能IP；本发明充分发掘split‑radix整型可逆FFT算法的结构特性，创新性地提出基于Vitis平台的加速器卡对该算法进行高层次综合设计，得到的FFT算法IP核可以实现定点FFT算法的可逆性，同时该实现思路可以以更高的开发效率进行硬件加速器设计，以满足不同目标下的要求，突破传统方法开发基于FPGA开发FFT算法的瓶颈。

公开(公告)号：CN101783687A

公开(公告)日：2010-07-21

申请号：CN200910077073.X

申请日：2009-01-19

Applicant: 北京大学

Inventor： 冯建华 ,  任建国 ,  叶红飞

IPC: H03M3/02 ,  H03M1/10 ,  G01R31/3163

Abstract: 本发明涉及一种全数字的开关电容sigma-delta调制器可测性设计(DFT)方法，包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定该反馈DAC的输出，并通过分析数字激励及量化器数字输出测得待测sigma-delta调制器的性能。本发明还提出一种对应的DFT电路。本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。