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公开(公告)号：CN100345136C
公开(公告)日：2007-10-24
申请号：CN200410009284.7
申请日：2004-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种使64位处理器兼容32位桥接芯片的系统及转换装置，该系统包括64位处理器、32位桥接芯片和一个转换装置，该转换装置包括64位处理器系统接口模块、64-32位系统总线命令转换电路、64-32位系统总线地址/数据转换电路、32-64位系统总线数据转换电路、32位处理器系统接口模块。该系统还可以包括一片外CACHE，相应的所述的转换装置则包括一个与CACHE连接的片外CACHE控制模块。采用的本发明的转换装置后，当64位MIPS处理器工作于32位模式下的时候，可使64位处理器兼容32位桥接芯片，从而降低了成本。本发明的转换装置还为32位MIPS桥接芯片提供了对处理器片外CACHE的支持，充分发挥了64位MIPS处理器的性能。
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公开(公告)号：CN101425051B
公开(公告)日：2010-08-11
申请号：CN200810227157.2
申请日：2008-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F13/42
Abstract: 本发明涉及基于HyperTransport协议的Cache一致性协议传输方法及系统。该包括：将HyperTransport协议的通道与Cache一致性协议的通道对应；新增用于传输写命令附加信息的写命令扩展包、用于传输写命令高位地址的写地址扩展包、用于传输读命令附加信息的读命令扩展包、用于传输读命令高位地址的读地址扩展包、以及用于传输读写响应返回附加信息的响应扩展包；在HyperTransport协议的通道中传输写命令扩展包、写地址扩展包、写命令、读命令扩展包、读地址扩展包、读命令、传输响应扩展包、读响应、写响应。本发明仅对协议作了一定的扩充，使得使用本发明的HyperTransport桥或设备可以与只使用标准HyperTransport协议的主桥或设备正常连接工作，而与同样使用本方法的主桥或设备相连时，则可以通过HyperTransport总线传输Cache一致性协议。
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公开(公告)号：CN104346234B
公开(公告)日：2017-09-26
申请号：CN201310345355.X
申请日：2013-08-09
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F11/008 , G06F11/1004
Abstract: 本发明实施例提供一种内存访问的方法、设备及系统，提供层次化的，灵活的内存靠性级别的设定方法，实现不同运行对象类型、不同可靠性级别的内存访问机制。本发明实施例提供的方法包括：内存设备接收处理器发送的所述处理器的运行对象的可靠性级别信息；根据所述运行对象的可靠性级别信息建立第一映射关系和第二映射关系；接收所述处理器发送的访问请求；根据所述访问请求和所述第一映射关系对所述运行对象的数据进行访问，以及根据所述访问请求和所述第二映射关系对所述运行对象的容错编码进行访问。
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公开(公告)号：CN101446931B
公开(公告)日：2010-12-08
申请号：CN200810239202.6
申请日：2008-12-03
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种实现输入输出数据一致性的系统及方法，所述系统包括处理器、用于发起IO请求的IO模块，DMA模块和二级缓冲模块，所述DMA模块，用于将多缓冲行的所述IO请求，拆分为多个单缓冲行请求，将所述单缓冲行请求传递给所述二级缓冲模块；在接收到所述二级缓冲模块的应答后，依据所述应答进行操作，收集到所述IO请求的所有单缓冲行请求对应的应答后，向所述IO模块返回应答；所述二级缓冲模块，用于接收所述单缓冲行请求，以一个缓冲行为单位进行数据一致性维护，并依据所述单缓冲行请求进行操作，向所述DMA模块返回应答。本发明能够简洁高效的实现数据一致性。
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Patent Agency Ranking
公开(公告)号：CN101430739A
公开(公告)日：2009-05-13
申请号：CN200810239009.2
申请日：2008-12-04
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明涉及一种集成芯片参数配置的系统及方法，系统包括一个主控模块和多个终端模块，所述终端模块包括配置寄存器，所述主控模块，用于通过配置总线将配置命令发送给各个所述终端模块；所述终端模块，用于接收所述配置总线上的配置命令，并根据配置命令对相关配置寄存器进行对应操作。本发明能够减少走线的数量，缓解对片上布线的压力，同时对配置总线采用了可以缓冲传送的技术，避免了长距离走线带来的主频制约。
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公开(公告)号：CN104347122A
公开(公告)日：2015-02-11
申请号：CN201310330220.6
申请日：2013-07-31
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G11C29/42
CPC classification number: G06F11/1068 , G06F11/1044 , G06F11/108 , G11C29/52
Abstract: 本发明公开了一种消息式内存模组的访存装置，包括：读写模块，用于将当前读写周期内待存储的SCBC存储到对应的DRAM中；处理模块，用于对一个内存行中的每个SCBC分别计算一组检错码，对一个内存行中的全部SCBC计算一组纠错码；所述读写模块，还用于将检错码存储在该内存行的第（M+2）个DRAM中，将纠错码存储在该内存行的第Z个DRAM中，Z为正整数且1≤Z≤（M+1），连续（M+1）个内存行中的纠错码分别存储在不同的DRAM中。本发明实施例还提供相应的方法。本发明技术方案以SCBC为基本读写单位进行细粒度编码保护，支持可变粒度访存，可以实现对单个DRAM中任意多位错误进行纠错。
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公开(公告)号：CN104346234A
公开(公告)日：2015-02-11
申请号：CN201310345355.X
申请日：2013-08-09
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F11/008 , G06F11/1004
Abstract: 本发明实施例提供一种内存访问的方法、设备及系统，提供层次化的，灵活的内存靠性级别的设定方法，实现不同运行对象类型、不同可靠性级别的内存访问机制。本发明实施例提供的方法包括：内存设备接收处理器发送的所述处理器的运行对象的可靠性级别信息；根据所述运行对象的可靠性级别信息建立第一映射关系和第二映射关系；接收所述处理器发送的访问请求；根据所述访问请求和所述第一映射关系对所述运行对象的数据进行访问，以及根据所述访问请求和所述第二映射关系对所述运行对象的容错编码进行访问。
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公开(公告)号：CN101477512B
公开(公告)日：2011-03-23
申请号：CN200910077030.1
申请日：2009-01-16
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173 , G06F12/08
Abstract: 本发明公开了一种处理器系统及其访存方法。所述系统，包括：I/O总线，还包括：至少一个多核处理器和I/O控制器，所述多核处理器，采用二维网格作为基本互连拓扑结构，多核处理器间通过所述I/O总线连接，所述二维网格中的每个结点包括：交叉开关，主设备，以及从设备，其中：所述交叉开关，用于连接所述主设备和从设备，以及与所述二维网格中的其他相邻结点的交叉开关互连，进行处理器核间的数据传输；所述主设备，用于通过与所述交叉开关连接，向所述从设备主动发起读写请求；所述从设备，用于通过与所述交叉开关连接，接受所述主设备的请求并进行数据或状态响应。所述I/O控制器，与所述二维网格的边界结点连接，用于实现所述多核处理器间的数据传输。
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公开(公告)号：CN101430664A
公开(公告)日：2009-05-13
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种符合AXI协议的多处理器系统，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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