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公开(公告)号：CN111459856A
公开(公告)日：2020-07-28
申请号：CN202010200676.0
申请日：2020-03-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种数据传输装置，包括：控制逻辑，其用于根据配置信息产生相应的控制信号以控制其他模块的动作；其中，存储体接口逻辑用于从存储体中读取数据或向存储体写入数据；第一选择逻辑用于选择与正向传输模式对应的数据传输路径或与反向传输模式对应的数据接收路径；数据对齐逻辑用于对传输的数据进行对齐操作；重组模块用于对传输的数据进行重组操作以将存储体中读出的数据块拆分成数据分量的形式并重组成新的数据块后传递给片上存储结构进行处理，或将片上存储结构处理后的数据块拆分成数据分量形式并重组成数据块写入存储体；第二选择逻辑用于选择与正向传输模式对应的数据接收路径或与反向传输模式对应的数据传输路径；数据路由逻辑用于确定数据传输的目的地址。
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公开(公告)号：CN111008133A
公开(公告)日：2020-04-14
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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公开(公告)号：CN110211618A
公开(公告)日：2019-09-06
申请号：CN201910505407.2
申请日：2019-06-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于区块链的处理装置及方法，该装置包括：阻变存储器，其包括用于存储待处理的随机数的多个存储单元，以及用于读出或者写入数据位的字线和位线；字线控制逻辑，用于控制阻变存储器中字线的选通；位线控制逻辑，用于控制阻变存储器中位线的选通；数据获取单元，其连接到所述阻变存储器并用于从阻变存储器中接收所选通的字线上的随机数的一个或者多个数据位的输出，获得由所述字线选通的随机数的数据位的叠加值；计算及控制单元，被配置为根据数据获取单元生成的随机数数据位的叠加值进行随机数的筛选，获得随机数有效组。本发明可以减少CPU处理的数据的范围和数据量、对访存带宽的需求、计算负载、功耗，提高区块链应用处理能力。
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公开(公告)号：CN114610138B
公开(公告)日：2023-08-08
申请号：CN202210230341.2
申请日：2022-03-10
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3234 , G06F1/3206
Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。
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公开(公告)号：CN114760241A
公开(公告)日：2022-07-15
申请号：CN202210461301.9
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
IPC: H04L45/16 , H04L45/74 , H04L47/6275 , H04L41/12
Abstract: 本发明提供了一种用于数据流架构的计算设备中的路由方法，计算设备包括多个处理单元和多个路由节点，每个处理单元直接连接一个路由节点并且被关联为该路由节点对应的本地处理单元，多个路由节点之间相互连接，方法包括：在每个路由节点，获取各方向发往本地处理单元的数据并为其中每个方向发来的数据分别维护相应的缓存队列，缓存队列为阻塞队列；在每个路由节点，确定各方向发往本地处理单元的数据对应的缓存队列中处于队列头部的数据包的供数优先级，以及根据供数优先级选择将多个队列中的一个队列的头部的数据包发送给本地处理单元，供数优先级与本地处理单元中需要该头部数据包中操作数的指令距离转为就绪状态还需到达的操作数个数相关。
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Patent Agency Ranking
公开(公告)号：CN114637388A
公开(公告)日：2022-06-17
申请号：CN202210270118.0
申请日：2022-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3287 , G06F1/3237 , G06F9/38
Abstract: 本申请提供了面向数据流处理器的功耗控制方法及装置，其根据待执行程序的数据流图，将各个指令映射至数据流处理器中的多个处理单元；根据映射至每个处理单元的各个指令的类型，确定执行各指令所需的运算部件；以及通过时钟门控技术激活所需的运算部件。该申请的方案基于数据流处理器执行模式的特点并借助于时钟门控技术，实现了更细粒度的功耗控制，提升了整体执行效能比。
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公开(公告)号：CN111008133B
公开(公告)日：2021-04-27
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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公开(公告)号：CN110211617B
公开(公告)日：2020-12-29
申请号：CN201910413959.0
申请日：2019-05-17
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00 , G06F16/901
Abstract: 本发明提供一种基于阻变存储器的哈希硬件处理装置及方法，所有的源数据无需送往CPU进行哈希函数的计算，在RRAM中根据电流叠加效应即可完成哈希函数输入数据的操作，并在存储器中实现哈希表的建立，无需将大量的源数据送往CPU后再送回存储器中。本发明基于阻变存储器的数据处理将减少数据从存储器端向处理器端的数据搬运，尤其于对数据量大的应用来说，具有显著的性能优势和功耗优势。通过在RRAM存储器中利用RRAM存储单元可实现基于电流叠加原理实现的存储数据的累加功能，进行哈希表的建立，避免数据读取到CPU端进行计算后再写入哈希表，一方面减少大量数据从存储端向CPU端的搬运，减少对访存带宽的需求；另一方面可以提高哈希表建立和查询的执行效率，并降低处理功耗。
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公开(公告)号：CN101916180B
公开(公告)日：2013-05-29
申请号：CN201010251490.4
申请日：2010-08-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及RISC处理器中执行寄存器类型指令的方法和系统，方法包括：步骤1，发现汇编代码中寄存器类型指令在执行时，所用类型寄存器的可用数目不足，则生成所述寄存器类型指令对应的宏指令，使用所述宏指令代替所述寄存器类型指令；步骤2，按流水线方式对汇编代码进行取指令、译码、读寄存器和发射、执行、以及写回；在译码时，识别出当前指令为宏指令或寄存器类型指令，对于寄存器类型指令，在寄存器号中添加表明操作数类型的标志位，生成完整寄存器号；在读寄存器时，读取当前指令的完整寄存器号的标志位所指定类型的寄存器堆中同寄存器号对应的寄存器。本发明能够提高程序运行的性能，而不受限于处理器中特定类型物理寄存器的数目。
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公开(公告)号：CN101916180A
公开(公告)日：2010-12-15
申请号：CN201010251490.4
申请日：2010-08-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及RISC处理器中执行寄存器类型指令的方法和系统，方法包括：步骤1，发现汇编代码中寄存器类型指令在执行时，所用类型寄存器的可用数目不足，则生成所述寄存器类型指令对应的宏指令，使用所述宏指令代替所述寄存器类型指令；步骤2，按流水线方式对汇编代码进行取指令、译码、读寄存器和发射、执行、以及写回；在译码时，识别出当前指令为宏指令或寄存器类型指令，对于寄存器类型指令，在寄存器号中添加表明操作数类型的标志位，生成完整寄存器号；在读寄存器时，读取当前指令的完整寄存器号的标志位所指定类型的寄存器堆中同寄存器号对应的寄存器。本发明能够提高程序运行的性能，而不受限于处理器中特定类型物理寄存器的数目。
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