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公开(公告)号：CN103065677A
公开(公告)日：2013-04-24
申请号：CN201210543658.8
申请日：2012-12-14
Applicant: 东南大学
IPC: G11C11/4063
Abstract: 本发明公开了一种基于延迟单元的自校准系统，用于DDR存储器输出的数据信号和数据选通信号的自校准，以补偿所述数据信号和数据选通信号的时序误差，包括：数据选通信号通道、数据信号通道、相位检测单元、校准控制单元、选择电路和延迟单元。本发明用低成本的有效方法实现DQS与DQ的相位校准，保证相位补偿的精度，并缩短信号校准所需的时间。
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公开(公告)号：CN102946247A
公开(公告)日：2013-02-27
申请号：CN201210442638.1
申请日：2012-11-08
Applicant: 东南大学
IPC: H03K23/00
Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。
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公开(公告)号：CN102195638A
公开(公告)日：2011-09-21
申请号：CN201110074899.8
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种低延时数字时钟分频方法，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。
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公开(公告)号：CN102497200B
公开(公告)日：2015-04-15
申请号：CN201110415833.0
申请日：2011-12-13
Applicant: 东南大学
IPC: H03K21/40
Abstract: 本发明公开了一种时钟信号丢失检测电路及方法，电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟，实现过程分为五个部分：分频部分、计数部分、移位部分、比较部分、检测部分。本发明提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
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公开(公告)号：CN103117720A
公开(公告)日：2013-05-22
申请号：CN201310015957.9
申请日：2013-01-16
Applicant: 东南大学
Abstract: 本发明公开了一种磁卡解码芯片中自适应控制增益的方法，该方法包括以下步骤：1）可控放大电路接收经过前级阻抗匹配的磁卡模拟信号，磁卡时钟零时，默认使用最大增益档位，将波形进行放大，输出给后级峰值检测电路；2）峰值检测电路检测到放大后的波形，若峰值超过高电压限值，则调低一级增益放大档位，若峰值低于低电压限值，则调高一级增益放大档位；3）后一个波形的放大采用上一波形调整好的增益档位，放大后再进行步骤2）中的峰值检测与档位调整；4）调整增益档位的同时调整后级的密勒电容值以适应电路协调工作。本发明可以实现磁卡读出的模拟信号的准确地转化为数字信号。
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Patent Agency Ranking
公开(公告)号：CN103020016A
公开(公告)日：2013-04-03
申请号：CN201210575441.5
申请日：2012-12-26
Applicant: 东南大学
Abstract: 本发明公开了一种GPS接收机专用32点FFT变换芯片结构及实现方法。该32点FFT变换芯片结构包括旋转因子存储单元和32点基-2FFT运算单元，旋转因子存储单元连接32点基-2FFT运算单元；32点基-2FFT运算单元为五级流水线处理装置包括五级FFT基-2处理模块和5个单级流水线结构，5个单级流水线结构分别单独连接第一级至第五级FFT基-2处理模块。32点基-2FFT运算单元读取输入数据，其中32点基-2FFT运算单元调用旋转因子进行FFT运算，以二进制倒序的方式输出数据信息。本发明提高了GPS信号接收机硬件执行的效率，从而提高了芯片工作频率，实现了GPS接收机在进行定位和导航前对GPS信号频率的精准捕捉。
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公开(公告)号：CN202584692U
公开(公告)日：2012-12-05
申请号：CN201220091844.8
申请日：2012-03-13
Applicant: 东南大学
IPC: G09G3/36
Abstract: 一种LCD控制器包括SLAVE从机模块、DMA通道模块、FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块、DISP FIFO显示缓存模块和时序模块，外部处理器通过AHB接口输出连接至SLAVE从机模块，SLAVE从机模块分别输出连接至DMA通道、FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块和时序模块，显示存储器DDR通过AXI总线输出依次连接DMA通道模块FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块和DISP FIFO显示缓存模块，时序模块产生LCD屏幕时序信息，时序模块与DISP FIFO显示缓存模块的输出连接到外部3D显示屏。
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公开(公告)号：CN202364199U
公开(公告)日：2012-08-01
申请号：CN201120520617.8
申请日：2011-12-13
Applicant: 东南大学
IPC: H03K21/40
Abstract: 本实用新型公开了一种时钟信号丢失检测电路及方法，电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟，实现过程分为五个部分：分频部分、计数部分、移位部分、比较部分、检测部分。本实用新型提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
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公开(公告)号：CN202043094U
公开(公告)日：2011-11-16
申请号：CN201120084587.0
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。
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公开(公告)号：CN202076997U
公开(公告)日：2011-12-14
申请号：CN201120084575.8
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K5/00 , H03K5/1252
Abstract: 一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门。
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