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公开(公告)号：CN105789211B
公开(公告)日：2018-10-30
申请号：CN201410837004.5
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524
Abstract: 本发明公开了一种闪存存储单元及制作方法，其中方法包括：于衬底中通过制备浅沟槽隔离以隔离出有源区，有源区上依次生长有遂穿氧化层和氮化硅结构；对氮化硅结构进行减宽处理，以形成减宽后的氮化硅结构和减宽区域；于减宽区域内制备第一多晶硅结构；填充浅沟槽隔离；剥离减宽后的氮化硅结构，以形成沟槽；于沟槽内生长第二多晶硅结构，第二多晶硅结构与第一多晶硅结构形成正梯形浮栅；对浅沟槽隔离进行刻蚀；于浅沟槽隔离的表面和正梯形浮栅的侧壁及表面上制备氧化硅阻挡层；于氧化硅阻挡层之上制备控制栅。本发明的有益效果为：降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
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公开(公告)号：CN108682675A
公开(公告)日：2018-10-19
申请号：CN201710208700.3
申请日：2017-03-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517
CPC classification number: H01L27/115 , H01L27/11517
Abstract: 本发明实施例公开了一种闪存及其制造方法，涉及存储技术领域，其中方法包括：提供一半导体衬底，半导体衬底具有间隔设置的隔离区和有源区，隔离区中填充有绝缘材料；在任意相邻两个隔离区之间的有源区中形成第一凹槽；在第一凹槽中依次生长隧穿氧化层以及形成浮栅。本发明实施例公开的闪存及其制造方法，在有源区的第一凹槽中形成浮栅，使浮栅和有源区的接触面积增大，电流沟道长度增加，从而使闪存单元的电流密度以及读写的电流操作宽度增加，进而使得闪存单元的读写次数增加，运行效率得到提高；另外，在后续进行源极区刻蚀的过程中，不再刻蚀浮栅和隧穿氧化层，从而减少了刻蚀的深宽比，削弱了光阻残余现象，使闪存的可靠性得到提高。
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公开(公告)号：CN105405809B
公开(公告)日：2018-06-19
申请号：CN201410466643.5
申请日：2014-09-12
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524
Abstract: 本发明公开了一种快闪存储器的制造方法，包括在半导体衬底上刻蚀有源区和隔离区，半导体衬底由基底、牺牲层和掩模层依次层叠而成，在回刻掩模层和刻蚀牺牲层后的基底上形成衬垫层得到圆滑转角的半导体结构，在圆滑转角的半导体结构上形成绝缘层，在绝缘层上形成隔离氧化物层以填满所述隔离区，部分移除隔离氧化物层和绝缘层直到隔离氧化物层和绝缘层与掩模层平齐为止，去除位于有源区的掩模层，露出与掩模层接触的牺牲层和部分绝缘层，去除露出的牺牲层和部分绝缘层露出有源区的基底，在露出的有源区的基底上依次形成隧道氧化物层和浮栅层。本发明能够防止隔离区的隔离氧化物对隧道氧化物和衬垫层的影响，从而提高快闪存储器的数据保持特性。
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公开(公告)号：CN107359111A
公开(公告)日：2017-11-17
申请号：CN201610304949.X
申请日：2016-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/033 , H01L21/311
CPC classification number: H01L21/0337 , H01L21/31144
Abstract: 本发明公开了一种自对准双重图形化的方法。该方法包括：提供待刻蚀材料层，在待刻蚀材料层上形成牺牲层和光刻胶层；对光刻胶层进行曝光显影，形成光刻胶层图案，以光刻胶层图案为掩膜，对牺牲层进行刻蚀，形成第一牺牲层图案；去除光刻胶层图案，露出第一牺牲层图案；刻蚀第一牺牲层图案，形成第二牺牲层图案；在待刻蚀材料层和第二牺牲层图案表面形成掩膜层；对掩膜层进行回刻蚀，暴露出待刻蚀材料层表面和第二牺牲层图案表面，形成侧墙；去除第二牺牲层图案；刻蚀侧墙的开口区域；以侧墙作为掩膜，对待刻蚀材料层进行刻蚀。本发明提供的技术方案实现了改善侧墙的形貌，并以此侧墙为掩膜刻蚀待刻蚀材料层，消除了奇偶效应，降低工艺控制难度。
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公开(公告)号：CN106972018A
公开(公告)日：2017-07-21
申请号：CN201610017824.9
申请日：2016-01-12
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517 , H01L27/11521
CPC classification number: H01L27/11517 , H01L27/115 , H01L27/11521
Abstract: 本发明公开了一种闪存及其制作方法。所述方法包括：提供衬底，在所述衬底上形成有源区和浅沟槽隔离区，并在所述有源区上依次形成第一氧化层、浮栅层、介质层和控制栅层；在所述控制栅层上形成包含第一凹槽的氮化硅层；在所述第一凹槽内露出的控制栅层上形成第二氧化层，并形成第二凹槽；在所述第二凹槽底部露出的有源区和与所述有源区相邻的浅沟道隔离区上分别形成源极以及源极端导电沟槽；在所述第一凹槽和所述第二凹槽内形成第三氧化层，去除剩余的氮化硅层、多余的控制栅层、多余的介质层、多余的浮栅层和多余的第一氧化层，以形成栅极；依次形成栅极氧化层壁、漏极和接触窗。
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公开(公告)号：CN106158613A
公开(公告)日：2016-11-23
申请号：CN201510177041.2
申请日：2015-04-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/28 , H01L29/423
CPC classification number: H01L29/40114 , H01L29/42324
Abstract: 本发明提供了一种提高浮栅器件电子保持性的方法及浮栅结构，其中方法包括：提供形成有浮栅的半导体结构，其中，浮栅两边与半导体结构中的浅槽隔离氧化物接触，浮栅的上表面和浅槽隔离氧化物的上表面齐平，刻蚀部分厚度浅槽隔离氧化物；将浮栅的边缘尖角圆角化；在浮栅的边缘尖角圆角化之后的半导体结构上形成绝缘层；在绝缘层上形成控制栅。本发明通过将浮栅的边缘尖角圆角化，形成具有圆弧形边缘的浮栅，由此降低了浮栅和控制栅边缘处电场强度的集中程度，使得浮栅中的电子不易从浮栅边缘处漏出，提高了浮栅器件的电子保持性。
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公开(公告)号：CN105789133A
公开(公告)日：2016-07-20
申请号：CN201410838161.8
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247 , H01L27/115
Abstract: 本发明公开了一种闪存存储单元及制作方法，其中方法包括：于衬底中通过制备第一浅沟槽隔离以隔离出有源区，有源区上依次制备有遂穿氧化层和浮栅结构；对第一浅沟槽隔离进行刻蚀，以暴露出浮栅结构；于第一浅沟槽隔离的表面以及浮栅结构的侧壁上制备第二浅沟槽隔离，第二浅沟槽隔离的表面与浮栅结构的表面位于同一平面；对第二浅沟槽隔离进行刻蚀；于第二浅沟槽隔离的表面以及浮栅结构的表面上制备氧化硅阻挡层；于氧化硅阻挡层上制备控制栅。本发明的有益效果是采用浅沟槽隔离二次填充的方法，在衬底部分通过高纵深比制程工艺在浅沟槽中填充第一浅沟槽隔离，而浮栅周围部分通过高密度等离子体工艺填充第二浅沟槽隔离，提高了浮栅器件的可靠性。
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公开(公告)号：CN105336702A
公开(公告)日：2016-02-17
申请号：CN201410376792.2
申请日：2014-08-01
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247
Abstract: 本发明公开了一种快闪存储器层间介质层的填充方法，该方法包括：采用高密度等离子体方法，在半导体衬底上填充第一介质层；在所述第一介质层上，采用高纵深比制程工艺填充第二介质层。本发明提供了一种快闪存储器层间介质层的填充方法，通过采取高密度等离子体方法在半导体衬底上填充第一介质层，减轻了高密度等离子体的填充对隧穿氧化层的损伤，同时等离子体填充后在隔离层上端边角形成的圆滑边角形貌利于HARP工艺的填充，随后在第一介质层上，采取高纵深比制程工艺填充第二介质层，进而避免了采用高纵深比制程工艺进行填充时可能出现的空洞或裂缝，因此提高了快闪存储器的器件可靠性。
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公开(公告)号：CN110021604A
公开(公告)日：2019-07-16
申请号：CN201910304936.6
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
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公开(公告)号：CN105810683B
公开(公告)日：2019-05-28
申请号：CN201410854360.8
申请日：2014-12-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/1157 , H01L27/1158
Abstract: 本发明公开了一种3D NAND闪存结构及其制作方法。该方法包括：提供衬底，衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出衬底的源极沟槽，阵列串单元包括多个堆叠的第一氧化介质层和牺牲介质层；对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；刻蚀去除牺牲介质层，并在氧化介质层内壁形成栅极，且在源极沟槽内形成第二氧化介质层；刻蚀源极沟槽底部的第二氧化介质层、公共源极和衬底，形成P阱连接沟槽；对P阱连接沟槽中暴露出的衬底进行离子注入，形成P+；在P阱连接沟槽和源极沟槽内形成沟槽引线。采用自对准离子注入法在各个源极沟槽内均形成P+和N+，不仅节约了生产成本，还提高了电路的稳定性和可靠度。
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