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公开(公告)号：CN119832968A
公开(公告)日：2025-04-15
申请号：CN202411015859.X
申请日：2024-07-26
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本公开提供了存储器件以及操作存储器件的方法。所述存储器件包括：存储单元阵列，所述存储单元阵列包括用以存储数据的多个存储单元；纠错码(ECC)电路；以及错误检查和擦洗(ECS)电路。所述ECC电路从所述存储单元阵列读取数据并且纠正所述数据中的错误。所述ECS电路对所述存储单元阵列执行擦洗操作，向外部电路发送基于所述擦洗操作检测到的错误地址的信号，并且存储被发送的所述错误地址。
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公开(公告)号：CN118430627A
公开(公告)日：2024-08-02
申请号：CN202410128880.4
申请日：2024-01-30
Applicant: 三星电子株式会社
Abstract: 提供了一种用于命令起始点(CSP)同步的存储器设备和方法。该存储器设备包括：控制逻辑电路，被配置为接收命令地址(CA)信号并且控制存储器设备的操作；时钟电路，被配置为接收时钟信号并且对时钟信号进行划分，以生成分别与指示命令起始点(CSP)命令的CA信号的第一上升沿至第四上升沿同步的第一相位时钟信号至第四相位时钟信号，其中CA信号的第一上升沿至第四上升沿构成命令窗口；以及CA奇偶电路，被配置为对CSP命令执行命令地址奇偶(CAPAR)校验操作，其中CAPAR校验操作包括分别与滚动窗口相对应的多个操作，在滚动窗口中使命令窗口延迟时钟信号的一个时钟周期。
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公开(公告)号：CN107919153B
公开(公告)日：2023-06-06
申请号：CN201710890589.0
申请日：2017-09-27
Applicant: 三星电子株式会社
IPC: G11C11/4076
Abstract: 一种存储装置及其执行的时钟同步方法，可实现存储装置的时钟同步操作。存储装置包括：第一时钟接收器，被配置成接收第一时钟信号；第二时钟接收器，被配置成在输入数据或输出数据时接收第二时钟信号，其中第二时钟信号在前同步码周期中具有第一时钟频率、且在前同步码周期之后具有与第一时钟频率不同的第二时钟频率；命令解码器，被配置成接收与第一时钟信号同步的时钟同步命令并产生时钟同步信号，其中时钟同步信号是在前同步码周期期间产生；以及时钟同步电路，被配置成响应于第二时钟信号而产生多个分频时钟信号，在前同步码周期期间锁存时钟同步信号，并根据锁存的结果而选择性地提供多个分频时钟信号作为内部数据时钟信号。
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公开(公告)号：CN115731983A
公开(公告)日：2023-03-03
申请号：CN202210541085.9
申请日：2022-05-17
Applicant: 三星电子株式会社
IPC: G11C11/406
Abstract: 提供一种控制半导体存储器件的存储器控制器和包括其的存储器系统。所述存储器控制器包括行锤击管理电路和调度器。所述行锤击管理电路对与所述半导体存储器件的多个存储单元行的访问相关联的每一个访问地址进行计数以在其中存储与该访问地址对应的计数值，并且基于所述计数值确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联。所述调度器基于所述锤击地址的类型根据不同的命令协议向所述半导体存储器件发送所述锤击地址。
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公开(公告)号：CN115589221A
公开(公告)日：2023-01-10
申请号：CN202210351669.X
申请日：2022-04-02
Applicant: 三星电子株式会社
IPC: H03K17/693 , H03K19/0185
Abstract: 提供了一种多路复用器和包括多路复用器的串行器。所述多路复用器响应于第一脉冲至第四脉冲选择第一数据信号至第四数据信号之一。所述第一脉冲至所述第四脉冲分别对应于所述第一数据信号至所述第四数据信号并且顺序地切换。所述多路复用器包括：(1)NAND门，所述NAND门接收所述第一数据信号、作为所述第四数据信号的互补信号的第四互补数据信号以及所述第一脉冲，并且输出第一门控信号；以及(2)NOR门，所述NOR门接收所述第一数据信号、所述第四互补数据信号以及与所述第一脉冲互补的第一互补脉冲，并且输出第二门控信号。所述第一数据信号对应于所述第一脉冲的上升沿，并且所述第四互补数据信号对应于所述第四脉冲的上升沿。
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Patent Agency Ranking
公开(公告)号：CN115148251A
公开(公告)日：2022-10-04
申请号：CN202210095098.8
申请日：2022-01-26
Applicant: 三星电子株式会社
IPC: G11C11/4093
Abstract: 提供了一种经由信号线连接到外部装置的设备和电子设备。所述设备经由信号线连接到外部装置，并包括：片内终结(ODT)电路，被设置在第一ODT状态下；多个信号引脚，所述多个信号引脚中的每个信号引脚连接到信号线；和ODT控制电路，被配置为：识别外部装置的第二ODT状态是否与第一ODT状态对应，并且基于所述设备是第一ODT状态和第二ODT状态不同的非对称ODT，向外部装置提供非对称ODT参数码，并在信号未通过信号线被传输时禁用ODT电路。
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公开(公告)号：CN119274603A
公开(公告)日：2025-01-07
申请号：CN202410552489.7
申请日：2024-05-07
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 存储器装置包括数据输入/输出(I/O)引脚、输出驱动器、多级接收器和校准器。输出驱动器连接到数据I/O引脚，并且基于第一时钟信号来生成内部输入信号。多级接收器连接到数据I/O引脚，并且包括多个采样器。多个采样器通过基于参考电压和第二时钟信号对内部输入信号进行采样来生成多个判决信号。校准器基于多个判决信号来检测并补偿与多个采样器相关联的时序偏差和偏移中的至少一个。内部输入信号是具有彼此不同的三个或更多个电压电平的多级信号。
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公开(公告)号：CN118571280A
公开(公告)日：2024-08-30
申请号：CN202311471570.4
申请日：2023-11-07
Applicant: 三星电子株式会社
Abstract: 提供了存储器件、存储器控制装置和存储器件的操作方法。该存储器件包括：多个命令和地址(CA)采样器，其被配置为基于休眠模式的退出经由CA总线接收具有预定样式的命令作为多个第一CA信号，其中，所述多个CA采样器中的每一者还被配置为对多个第一CA信号之中的对应的第一CA信号进行采样；以及命令译码器，其被配置为检查由多个CA采样器采样的多个第一CA信号中的奇偶校验错误。
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公开(公告)号：CN117437966A
公开(公告)日：2024-01-23
申请号：CN202310594310.X
申请日：2023-05-24
Applicant: 三星电子株式会社
Abstract: 提供半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括存储器单元阵列、片上纠错码(ECC)引擎和控制逻辑电路。片上ECC引擎包括第一锁存器和第二锁存器。控制逻辑电路响应于第一模式寄存器设置命令而将所述半导体存储器装置设置为测试模式。在测试模式下，片上ECC引擎切断与存储器单元阵列的连接，接收测试数据，将测试数据存储在第一锁存器中，响应于读取命令，对存储在第一锁存器中的测试数据和存储在第二锁存器中的测试奇偶校验数据执行ECC解码，并且向外部装置提供严重度信号，严重度信号指示测试数据和测试奇偶校验数据是否包括至少一个错误位并且所述至少一个错误位是否可校正。
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公开(公告)号：CN108008805B
公开(公告)日：2024-01-23
申请号：CN201711045809.6
申请日：2017-10-31
Applicant: 三星电子株式会社
IPC: G06F1/3234
Abstract: 本发明提供一种控制多个低功率状态的方法和存储器装置。所述方法包含：进入低功率模式状态，其中响应于低功率状态进入命令刷新存储器装置的存储器单元行并且功率消耗低于在自身刷新模式状态中的功率消耗；以及基于在存储器装置的模式寄存器中设置的低功率模式退出时延时间，或警报信号和低功率模式退出命令中的至少一个，退出所述低功率模式状态。通过使用多个低功率状态，可最大化节省存储器装置的功率消耗。
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