公开(公告)号：CN117219150A

公开(公告)日：2023-12-12

申请号：CN202310094093.8

申请日：2023-02-03

Applicant: 三星电子株式会社

Inventor： 白济赫 ,  金惠兰 ,  孟旼浩 ,  赵成龙 ,  崔雯喆

IPC: G11C29/42 ,  G11C29/12 ,  G06F11/10

Abstract: 提供一种存储器装置、存储器系统和用于操作存储器系统的方法。存储器系统包括：存储器装置；和存储器控制器，被配置为将命令和地址(CA)信号和数据时钟(WCK)信号发送到存储器装置，将数据(DQ)信号发送到存储器装置，或者从存储器装置接收DQ信号。存储器装置可包括：时钟分配网络，被配置为根据数据时钟信号生成用于对CA信号进行采样的第一分频时钟信号和用于对DQ信号进行采样的第二分频时钟信号；CA采样器，被配置为基于第一分频时钟信号对CA信号进行采样；和CA奇偶校验电路系统，被配置为响应于CA信号发生奇偶校验错误而输出奇偶校验错误信号，并且存储器控制器可包括：处理电路系统，被配置为响应于接收到奇偶校验错误信号而进入CA训练。

公开(公告)号：CN117095734A

公开(公告)日：2023-11-21

申请号：CN202310563032.1

申请日：2023-05-18

Applicant: 三星电子株式会社

Inventor： 金成来 ,  赵成龙 ,  孟旼浩 ,  姜吉荣 ,  金惠兰 ,  吴致成

IPC: G11C29/42

Abstract: 提供了一种存储器系统、一种操作存储器系统的方法和一种存储器控制器。该存储器系统包括主机系统，其具有存储器控制器，该存储器控制器被配置为生成命令地址信号。该存储器控制器包括：第一比特生成器，其被配置为生成作为多个数据比特的数据信号；第二比特生成器，其被配置为生成具有高逻辑电平或低逻辑电平的命令地址总线反转比特(CABIB)，该高逻辑电平或低逻辑电平是数据信号内具有预定逻辑电平的数据比特的数量的函数；以及奇偶校验比特生成器，其被配置为当数据信号和CABIB内具有高逻辑电平的数据比特的总数是偶数时，将奇偶校验信号设置为第一逻辑电平。该存储系统被配置为响应于从主机系统接收的命令地址信号来写入或读取数据。

公开(公告)号：CN116259355A

公开(公告)日：2023-06-13

申请号：CN202211551013.9

申请日：2022-12-05

Applicant: 三星电子株式会社

Inventor： 金基兴 ,  吴台荣 ,  金惠兰 ,  赵成龙 ,  河庆洙

IPC: G11C29/42 ,  G11C11/406 ,  G11C11/401

Abstract: 一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行。行锤击管理电路诸如响应于接收到激活命令，对每个存储器单元行的访问的次数进行计数，将计数值作为计数数据存储在每个存储器单元行的计数单元中，并且响应于第一命令，发起内部读‑更新‑写操作以读取计数数据，更新读取的计数数据，并将更新的计数数据写入计数单元中。控制逻辑电路可在比与正常写操作关联的第一写时间间隔小的第二写时间间隔期间执行内部写操作以将更新的计数数据写入计数单元中。