公开(公告)号：CN117332730A

公开(公告)日：2024-01-02

申请号：CN202311309341.2

申请日：2023-10-10

申请人： 上海合芯数字科技有限公司 ,  合芯科技有限公司

发明人： 刘颜 ,  万力涛 ,  齐斌

IPC分类号： G06F30/327 ,  G06F111/04 ,  G06F115/06

摘要： 本申请提供一种综合后的网表和SDC中基本单元名称匹配方法、系统、终端及介质，通过判断每个基本单元分别在当前电路设计时序约束文件以及综合后的网表中的名称是否一致，以确定具有打散单元的基本单元，再从生成的对应所有打散单元的映射文件中获得具有打散单元的各基本单元的正确名称，并更新至当前电路设计时序约束文件中。通过本申请中的映射文件，使得各基本单元在电路设计时序约束文件以及综合后的网表中的名称保持一致，从而后端工具可以正确读入电路设计时序约束文件，后端设计人员可以进行更加可靠的物理布局布线工作。

公开(公告)号：CN112380805B

公开(公告)日：2023-11-28

申请号：CN202011266113.8

申请日：2020-11-13

申请人： 上海亿存芯半导体有限公司

发明人： 张思萌 ,  蔡晓波 ,  任建军

IPC分类号： G06F30/392 ,  G06F30/398 ,  H01L27/02 ,  G06F115/06

摘要： 本发明提供了一种第一层金属布局方法，包括计算得到绕线格点线间距，以所述第一层金属a或所述第一层金属b的长度方向为第一方向，然后以所述第一方向为延伸方向以及间距为所述绕线格点线间距设置多条绕线格点线，其中，所述第一层金属a和所述第一层金属b的长度方向相同，沿所述绕线格点线设置第一层金属c，沿所述绕线格点线设置第一层金属e和第一层金属f，增加了第一层金属的布线通道数，提高了布通率，且有源区和栅极接触孔数量大于或等于一个，无需额外占用第一层金属的布线通道，接触孔数量增加，从而增加了版图的可靠性。本发明还提供了一种集成电路。

公开(公告)号：CN116632001B

公开(公告)日：2023-10-13

申请号：CN202310904287.X

申请日：2023-07-24

申请人： 合肥晶合集成电路股份有限公司

发明人： 伊藤真浩 ,  熊谷裕弘

IPC分类号： H01L27/02 ,  H10N97/00 ,  H01L23/552 ,  G06F30/392 ,  G06F30/394 ,  G06F115/06

摘要： 本发明公开了一种半导体装置及半导体装置的设计辅助装置，属于半导体技术领域，且所述半导体装置包括：MOM电容，所述MOM电容包括多个第一电极和多个第二电极，且所述第一电极和所述第二电极在第一方向上交替设置，所述第一电极或所述第二电极在第二方向上层叠设置；第一屏蔽部，在第二方向上位于所述MOM电容的一侧，且所述第一屏蔽部与所述MOM电容之间的区域内电绝缘；以及第二屏蔽部，在第二方向上位于所述MOM电容的另一侧，且所述第二屏蔽部与所述MOM电容之间的区域内电绝缘。通过本发明提供的一种半导体装置及半导体装置的设计辅助装置，可提高电路设计的自由度，减小半导体装置的体积。

公开(公告)号：CN116632001A

公开(公告)日：2023-08-22

申请号：CN202310904287.X

申请日：2023-07-24

申请人： 合肥晶合集成电路股份有限公司

发明人： 伊藤真浩 ,  熊谷裕弘

IPC分类号： H01L27/02 ,  H10N97/00 ,  H01L23/552 ,  G06F30/392 ,  G06F30/394 ,  G06F115/06

摘要： 本发明公开了一种半导体装置及半导体装置的设计辅助装置，属于半导体技术领域，且所述半导体装置包括：MOM电容，所述MOM电容包括多个第一电极和多个第二电极，且所述第一电极和所述第二电极在第一方向上交替设置，所述第一电极或所述第二电极在第二方向上层叠设置；第一屏蔽部，在第二方向上位于所述MOM电容的一侧，且所述第一屏蔽部与所述MOM电容之间的区域内电绝缘；以及第二屏蔽部，在第二方向上位于所述MOM电容的另一侧，且所述第二屏蔽部与所述MOM电容之间的区域内电绝缘。通过本发明提供的一种半导体装置及半导体装置的设计辅助装置，可提高电路设计的自由度，减小半导体装置的体积。

公开(公告)号：CN111259613B

公开(公告)日：2023-08-15

申请号：CN201811353202.9

申请日：2018-11-14

申请人： 华邦电子股份有限公司

发明人： 黄建清 ,  曾士珉

IPC分类号： G06F30/392 ,  G06F30/398 ,  G06F115/06

摘要： 本发明提供一种电子装置及集成电路的布局方法。集成电路的布局方法包括：接收布局信息，解析布局信息并获得集成电路中的多个空白区域；预设多个虚拟区块，虚拟区块具有不同的尺寸；依据各空白区域的尺寸，选择虚拟区块的至少其中之一，以对各空白区域的中心位置进行填入动作，并产生更新后布局信息；针对更新后布局信息执行布局密度检查来获得检查结果；以及，依据检查结果以缩减在集成电路中的多个设定虚拟区块的尺寸，并产生输出布局信息。

公开(公告)号：CN109977540B

公开(公告)日：2023-08-15

申请号：CN201910231277.8

申请日：2019-03-26

申请人： 上海华力集成电路制造有限公司

发明人： 高唯欢 ,  胡晓明

IPC分类号： G06F30/39 ,  G06F115/06

摘要： 本发明公开了一种集成电路标准单元库建立方法,包括：将最小高度的标准单元版图规则化；确定第一类型晶体管延伸基准线,及延伸基准线版图规则；确定第二类型晶体管延伸基准线,及延伸基准线版图规则；将第一类型晶体管延伸基准线以上的所有层次向第一方向延伸至指定高度；将第二类型晶体管延伸基准线以上的所有层次向第二方向延伸至指定高度；确定修改后标准单元的原点；对标准单元库中所有单元进行上述修改。本发明仅需开发一套最小高度的标准单元库即能实现集成电路标准单元库高度自定义，较大程度的减少不同高度标准单元库的开发时间。

公开(公告)号：CN108319804B

公开(公告)日：2023-08-08

申请号：CN201810341207.3

申请日：2018-04-17

申请人： 福州大学

发明人： 魏榕山 ,  胡志杰 ,  吴志强

IPC分类号： G06F30/3308 ,  G06F115/06

摘要： 本发明涉及一种低资源调用的8192点基2 DIT ASIC设计方法。（1）计算主体模块：基于基2 DIT思想，利用状态机作为主体，实现对DIT蝶形图的描述，且在状态机内部采用阻塞赋值的方式，DIT蝶形图的每一级均由两组寄存器组成，在用状态机实现时，利用两组寄存器组之间的数据更新来回根据权重值变换，每组寄存器组中都有实部与虚部组成；（2）三角函数生成模块：用于生成三角函数，以便于计算主体模块进行快速傅里叶变换、欧拉变换后的三角函数调用。本发明通过蝶形图中每级主寄存器组之间的重复调用，降低计算复杂度，提高精确度，使得每级时域抽选过程中层层误差迭加的积累值大为降低，更快地实现快速傅里叶变换时域抽选过程，达到实现低资源调用。

公开(公告)号：CN110781640B

公开(公告)日：2023-07-28

申请号：CN201810765426.4

申请日：2018-07-12

申请人： 默升科技集团有限公司

发明人： 刘西柯 ,  马梦颖

IPC分类号： G06F30/39 ,  G06F30/398 ,  G06F115/06 ,  G06F113/18

摘要： 公开了消除反射的封装迹线设计。一种封装迹线设计技术提供反射的至少部分消除。在提供具有经由第一衬底迹线、中间迹线和第二衬底迹线耦合至第二管芯的第一管芯的高带宽芯片到芯片链路的一个说明性方法中，所述方法包括：(a)确定电信号穿过所述第一衬底迹线的第一传播延迟，所述电信号具有预定符号间隔；(b)确定所述电信号穿过所述第二衬底迹线的第二传播延迟；以及(c)为所述第一和第二衬底迹线中的至少一个设定长度，所述长度产生所述第一和第二传播延迟之间的差值，所述差值具有等于所述预定符号间隔的一半的量值。

公开(公告)号：CN115983195B

公开(公告)日：2023-06-09

申请号：CN202310261401.1

申请日：2023-03-17

申请人： 卓捷创芯科技(深圳)有限公司

发明人： 吴边

IPC分类号： G06F30/398 ,  G06F30/392 ,  G06F115/06 ,  G06F119/10

摘要： 本申请技术针对复杂的片上系统芯片设计所面临的噪声耦合和屏蔽的关键问题，提出了一个物理版图设计验证流程中的用设计规则检查(DRC)的方法收集和筛选噪声源节点走线和噪声敏感节点走线的几何图形，并用几何图形运算的定量方法过滤筛选出产生较大寄生电容的交叠面积和平行走线区域。本方法除了能够图像化地直观显示芯片顶层的噪声耦合与屏蔽检查的结果，更能够以ASCII格式输出的数据库结果，叠加在原始的物理版图数据库上，其几何图形运算的定量结果可以以ASCII格式输出到报告文件中。本发明对于以“电路设计‑布局布线‑寄生参数提取‑后仿真‑电路设计修改”为核心的循环递增式射频模拟电路的设计流程来说极大地提高了设计效率。

公开(公告)号：CN114372438B

公开(公告)日：2023-04-07

申请号：CN202210030064.0

申请日：2022-01-12

申请人： 广东工业大学

发明人： 李珍妮 ,  谢胜利 ,  王名为 ,  元荣 ,  凌家城

IPC分类号： G06F30/392 ,  G06F30/398 ,  G06F30/27 ,  G06N3/045 ,  G06N3/082 ,  G06F115/06

摘要： 本发明涉及一种基于轻量化深度强化学习的芯片宏单元布局方法及系统，通过将策略网络按通道划分为互相独立的多个子网络，不仅为策略网络的轻量化提供了多通道多层结构化剪枝的新思路，也为以后策略网络对数据进行分块处理提供了方法；通过在策略网络的目标函数中引入组正则子，对子网络的权值参数进行组内和组间的稀疏约束，并对稀疏化的策略网络进行剪枝压缩，能够更好地消除一些不重要的输入数据带来的梯度计算，解决网络权值参数冗余的问题，减少基于深度强化学习的芯片布局方法中的芯片宏单元布局过程对存储资源和计算资源的浪费，降低了芯片宏单元布局过程对硬件设备的要求，推进了硬件设计的更新发展。