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公开(公告)号：CN108875105A
公开(公告)日：2018-11-23
申请号：CN201710338860.X
申请日：2017-05-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI晶体管四端口网络射频模型参数提取方法，包括以下步骤：1）依据YGG提取栅电阻Rg及栅电容Cgg；2）依据YGS提取栅源电容Cgs，并依据YGD提取栅漏电容Cgd；3）依据YGS、Rg、Cgs及Cgd提取源电阻Rs，并依据YGD、Rg、Cgs及Cgd提取漏电阻Rd；4）依据YBS提取源体二极管结电容Csb，并依据YBD提取漏体二极管结电容Cdb；5）依据YBB提取体电阻Rb；6）依据漏区埋氧层与衬底的Y参数提取衬底电阻；7）依据漏区埋氧层与衬底的Y参数及ZBB提取衬底电容；8）依据ZCdbox提取漏区埋氧层电容；9）依据源区埋氧层与衬底的Y参数及YSS提取源区埋氧层电容。本发明通可以利用Y参数或Z参数直接对所述SOI晶体管四端口网络射频模型参数进行提取。
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公开(公告)号：CN108388721A
公开(公告)日：2018-08-10
申请号：CN201810130075.X
申请日：2018-02-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI NMOS总剂量辐射多偏置点电流模型建模方法，包括：通过测试获取SOI NMOS侧壁晶体管在不同漏端偏置下的转移特性数据及在不同剂量辐照及不同漏端偏置下的转移特性数据；筛选数据、提取参数；在侧壁晶体管电流模型中引入漏致势垒降低效应的阈值电压模型、辐射效应的阈值电压偏移模型、侧壁晶体管总剂量辐射效应的等效栅压模型，修正总计量辐射效应的等效零偏阈值电压；形成SOI NMOS总剂量辐射电流模型。本发明适用于不同的漏端偏置电压下的总剂量辐射仿真；可以更准确地拟合出SOI NMOS受总剂量辐射效应影响时在不同漏端偏置下的转移特性曲线，更适用于集成电路的总剂量辐射效应仿真。
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公开(公告)号：CN107516659A
公开(公告)日：2017-12-26
申请号：CN201610435817.0
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L21/8239 , H01L27/1104 , H01L2027/11857 , H01L2924/1437
Abstract: 本发明提供一种基于SOI的双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明中，组成第一、第二反相器的四个晶体管的栅区两端均呈“L”型弯折，体接触区与体区接触，并包围源区的纵向两端及底部。本发明可以在牺牲较小单元面积的情况下，全面抑制总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证晶体管源区的有效宽度，不会损失晶体管的驱动能力。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952917A
公开(公告)日：2017-07-14
申请号：CN201610008928.3
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , H01L27/1104
Abstract: 本发明提供一种SOI六晶体管SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明的SOI六晶体管SRAM单元中，组成第一反相器及第二反相器的四个晶体管的源极均嵌有隧穿二极管结构，可以在不增加器件面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的制作方法还具有制造工艺简单、与现有逻辑工艺完全兼容等优点，单元内部采用中心对称结构以及单元之间的共享结构，使其方便形成存储阵列，有利于缩短设计SRAM芯片的周期。
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公开(公告)号：CN106952912A
公开(公告)日：2017-07-14
申请号：CN201610008087.6
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244
CPC classification number: H01L27/1104
Abstract: 本发明提供一种SOI八晶体管SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SOI八晶体管SRAM单元中，组成第一反相器及第二反相器的四个晶体管的源极均嵌有隧穿二极管结构，可以在不增加器件面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的制作方法还具有制造工艺简单、与现有逻辑工艺完全兼容等优点，单元内部采用中心对称结构以及单元之间的共享结构，使其方便形成存储阵列，有利于缩短设计SRAM芯片的周期。
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Patent Agency Ranking
公开(公告)号：CN104409503B
公开(公告)日：2017-05-17
申请号：CN201410674653.8
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423
Abstract: 本发明提出了一种多叉指栅极结构MOSFET的版图设计，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区，体接触区为第一多叉指栅极结构及第二多叉指栅极结构共用。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容。相比较普通的体接触器件，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以集成度提高。因为中间体区为两侧有源区公用，金属连线所占面积降低，可以降低寄生电容。在不增加布线难度的情况下实现两侧栅极的并联，减小了栅极电阻。在不增加布线难度的情况下实现两侧漏极的并联，减小了漏极电阻。器件版图结构该设计方法在射频电路领域具有一定的应用价值。
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公开(公告)号：CN105895702A
公开(公告)日：2016-08-24
申请号：CN201610236469.4
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体接触区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和PN结器件，再进行P型重掺杂形成NMOS器件的体接触区；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN104681055A
公开(公告)日：2015-06-03
申请号：CN201510107550.8
申请日：2015-03-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/06
Abstract: 本发明提供一种灵敏放大器，至少包括：电流隔离电路，用于隔离输入信号及输出信号；连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明的高速电流灵敏放大器不仅时序控制简单，而且有效缩短灵敏放大器读取时间，适于静态随机存储器电路设计，特别适于高速度设计。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为51pS。
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公开(公告)号：CN102592998B
公开(公告)日：2014-10-15
申请号：CN201210078749.9
申请日：2012-03-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/331 , H01L29/737 , H01L29/06
CPC classification number: H01L29/66242 , H01L29/7378
Abstract: 本发明提供一种基于SOI的纵向SiGe-HBT及其制备方法，属于微电子与固体电子领域。该方法通过将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向该HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。
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公开(公告)号：CN102339754A
公开(公告)日：2012-02-01
申请号：CN201010234200.5
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/8238
Abstract: 本发明公开了一种SON结构MOSFET的制备方法，通过在体硅衬底上生长缓冲层，然后利用栅区光刻版，采用与栅区光刻工艺所用光刻胶极性相反的光刻胶进行光刻，使有源区上用于形成栅区的位置露出，再进行氢氦离子注入，去除光刻胶后经退火在栅区位置下面的有源区内形成空洞层；最后去除缓冲层，进行标准的CMOS工艺。该方法实现了仅仅在MOS沟道下面具有空洞层的SON结构MOSFET，且并不影响源漏区工艺；使用标准CMOS工艺现有的栅区光刻版进行氢氦注入窗口的定义，不必制备额外的光刻版，并且实现了空洞层和栅区位置的准自对准。
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