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公开(公告)号：CN109509507A
公开(公告)日：2019-03-22
申请号：CN201811301868.X
申请日：2018-11-02
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: G11C29/56
Abstract: 本发明提供一种SRAM存储单元单粒子翻转的测试电路、测试系统及方法，包括：发射脉冲激光的脉冲激光辐射装置；设置于步进机台上的被测模块，与脉冲激光辐射装置的激光出射口相对；与被测模块连接的器件供电和信号传输采集模块，用于为被测模块提供电源，并检测被测模块的单粒子翻转效应。提供一具有SRAM存储单元的被测模块，将数据写入SRAM存储单元，待器件供电和信号传输采集模块的输出信号稳定后，将SRAM存储单元配置为保持状态；开启脉冲激光辐射装置，对被测模块进行逐点辐照；当器件供电和信号传输采集模块的输出信号改变时，检测到单粒子翻转。本发明结构简单、试验费用低，基于本发明的单粒子翻转效应的研究周期短。
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公开(公告)号：CN109461732A
公开(公告)日：2019-03-12
申请号：CN201811212888.X
申请日：2018-10-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244 , G11C11/412 , G11C11/417
Abstract: 本发明提供一种静态随机存储单元及其制作方法，上拉晶体管和下拉晶体管的源极均嵌有隧穿二极管结构，可以在不增加器件面积的情况下(最终的有效单元面积可小于7.5μm2)有效抑制PDSOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的SOI六晶体管SRAM单元的制作方法还具有制造工艺简单、与现有逻辑工艺完全兼容等优点，单元内部采用中心对称结构以及单元之间的共享结构，使其方便形成存储阵列，有利于缩短设计SRAM芯片的周期。
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公开(公告)号：CN105489608B
公开(公告)日：2019-02-01
申请号：CN201610008065.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244 , G11C11/413
Abstract: 本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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公开(公告)号：CN104899343B
公开(公告)日：2018-07-20
申请号：CN201410077465.7
申请日：2014-03-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种交叉栅结构MOSFET及多叉指栅结构MOSFET的版图设计，所述交叉栅结构MOSFET的版图设计包括：半导体衬底、十字形交叉栅结构、源区及漏区；所述十字形交叉栅结构包括第一条状栅及与所述第一条状栅垂直的第二条状栅，所述第一条状栅及第二条状栅将所述半导体衬底隔成四个区域；所述源区及漏区交替排列于所述四个区域。本发明可以提高有源区的利用率，增加驱动电流，减小栅电阻，提高最大震荡频率；采用交叉栅结构，采用螺旋状分布源极与漏极，充分利用了版图面积，并可实现多叉指栅结构，可以满足设计电路对器件的需求；同时若对栅的连接采用四端连接时，可以有效的降低栅电阻，从而明显提高器件的功率增益与最大振荡频率。
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公开(公告)号：CN104795101B
公开(公告)日：2018-04-03
申请号：CN201510232640.X
申请日：2015-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种半刷新机制的双端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；单稳态锁存器包括上拉管及下拉管；传输门包括第一获取管、第二获取管、第三获取管及第四获取管。本发明相对传统双端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；本单元不要求上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第二获取管与第四获取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
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Patent Agency Ranking
公开(公告)号：CN106991201A
公开(公告)日：2017-07-28
申请号：CN201610038229.3
申请日：2016-01-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI MOSFET总剂量模型参数确定方法，包括如下步骤：S1：获取SOI MOSFET在不同剂量辐照下开、关两种工作状态下的转移特性数据与传输特性数据；S2：筛选步骤S1得到的数据，并导入测试数据到参数提取软件；S3：提取上边角等效晶体管参数及场氧侧壁等效晶体管参数；S4：导出总剂量集约模型卡文件；S5：导入各个单点的总剂量模型到所述参数提取软件，生成全区域的总剂量Bin模型卡文件。本发明采用了与主晶体管分立的方式进行参数提取，细化了物理模型中各个区域的敏感参数，提高了参数拟合的准确度，可以准确地拟合出SOI MOSFET受总剂量辐射效应影响时在亚阈值区产生的hump效应，模型以Bin模型卡的形式存在，可以仿真全区域尺寸器件总剂量效应。
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公开(公告)号：CN106952953A
公开(公告)日：2017-07-14
申请号：CN201610008646.3
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08
CPC classification number: H01L29/78 , H01L29/0847 , H01L29/66477
Abstract: 本发明提供一种抗总剂量效应的SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区、从纵向两端及底部包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明的抗总剂量效应的SOI MOS器件的制作方法还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952916A
公开(公告)日：2017-07-14
申请号：CN201610008694.2
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244 , G11C11/413 , H01L29/08
CPC classification number: H01L27/1104 , G11C11/413 , H01L29/0847
Abstract: 本发明提供一种SOI双端口静态随机存储器单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。并且本发明的方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952913A
公开(公告)日：2017-07-14
申请号：CN201610008663.7
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , G11C11/412 , H01L21/8244
CPC classification number: H01L27/11 , G11C11/412 , H01L27/1104
Abstract: 本发明提供一种SOI六晶体管静态随机存储器单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。并且本发明的方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN104681054B
公开(公告)日：2017-04-19
申请号：CN201510107430.8
申请日：2015-03-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/06
Abstract: 本发明提供一种应用于静态随机存储器电路的灵敏放大器，所述灵敏放大器至少包括：获取电路，用于感知输入信号电压差；连接于所述获取电路的隔离电路，用于隔离所述输入信号及差分输出信号，削弱所述输入信号及所述差分输出信号的耦合作用；连接于所述隔离电路的辅助电路，用于稳定所述差分输出信号的初始电压；连接于所述隔离电路的锁存电路，用于锁存所述隔离电路的输出信号，放大并输出所述差分输出信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明可以有效缩短灵敏放大器读取时间，从而提高存储器读速度。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为93pS。
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