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公开(公告)号：CN110941185A
公开(公告)日：2020-03-31
申请号：CN201911326403.4
申请日：2019-12-20
Applicant: 安徽大学
IPC: G05B13/04
Abstract: 本发明公开了一种用于二值神经网络的双字线6TSRAM单元电路，其中：PMOS晶体管M1和M2为预充电管，M1和M2的源极共同接到电源Vdd，M1的漏级接在位线BLB上，M2的漏级接在位线BL上；且M1和M2的栅极共同连接到控制端sw2；PMOS晶体管M3为一列6TSRAM单元阵列共用的平衡电压管，M3的源级、漏级分别与位线BLB、BL相连接，用于平衡两条位线BL和BLB上面的电压；且M3的栅极连接到控制端sw1；电容C0和C1为位线BLB和BL上的寄生电容。该电路结构减少了面积和功耗，改善了线性度，同时将模拟域的运算与数字域的运算相结合，减少了模拟域的计算量与电路的复杂性。
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公开(公告)号：CN110491424A
公开(公告)日：2019-11-22
申请号：CN201910635294.8
申请日：2019-07-15
Applicant: 安徽大学
IPC: G11C7/12 , G11C8/08 , G11C11/418 , G11C11/419
Abstract: 本发明公开了一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，WLB3信号是由延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接；PMOSFET晶体管M1的栅极连接至BLB；NMOSFET晶体管M2的源极连接地；NMOSFET晶体管M3的漏极连接BLB，且该NMOSFET晶体管M3的源极连接地；利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线(BLB)通过复制的电流通路放电，从而达到补偿的目的。
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公开(公告)号：CN110379449A
公开(公告)日：2019-10-25
申请号：CN201910599805.5
申请日：2019-07-04
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种具有高写裕度的10T TFET与MOSFET器件混合型SRAM单元电路，其整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P-I-N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。
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公开(公告)号：CN110379448A
公开(公告)日：2019-10-25
申请号：CN201910599322.5
申请日：2019-07-04
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，单元的整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P-I-N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。
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公开(公告)号：CN108599991A
公开(公告)日：2018-09-28
申请号：CN201810235534.0
申请日：2018-03-21
Applicant: 安徽大学
Abstract: 本发明公开了一种社会物联网中影响信任传递的关键节点搜索方法，可以在不对称、加权、没有完全连接的SIoT网络中发现所有关键节点，有利于保障SIoT正常工作；同时，还可以提高SIoT网络中节点连通度。
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Patent Agency Ranking
公开(公告)号：CN105336361B
公开(公告)日：2018-07-27
申请号：CN201510898475.1
申请日：2015-12-04
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了种SRAM自跟踪复制位线电路,该电路能够利用正在进行读操作存储单元附近的列未工作在保持状态的存储单元作为复制位线对读状态进行跟踪,从而可以精确的模拟SRAM读操作时位线的放电过程,进而产生具有较小偏差的灵敏放大器使能信号,有效降低读错误率,特别适用于有较大工艺波动的先进制造工艺和拥有较大规模SRAM存储阵列的电路中。
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公开(公告)号：CN107066393A
公开(公告)日：2017-08-18
申请号：CN201710022698.0
申请日：2017-01-12
Applicant: 安徽大学
IPC: G06F12/02 , G06F12/1027
Abstract: 本发明公开了一种提高地址映射表中映射信息密度的方法，可以提高基于缓存部分映射信息的页映射方案中缓存映射表的命中率，提高闪存转换层的读写性能，在不增加位于内存中的缓存映射表里表项数量的前提下，将在逻辑地址和物理地址上都连续、相邻的映射记录进行合并产生一条映射条目，这样一条映射条目可以表示多个逻辑地址到物理地址之间的映射关系，插入缓存映射表内的是一条条映射条目而不再是一条条只能表示一个逻辑地址到物理地址之间映射关系的映射记录，以此在不增加缓存映射表对内存的占用的前提下增加缓存映射表中存储的映射记录数量，能显著增加缓存映射表的命中率，提高闪存转换层的读写效率，可广泛应用于各种系统的NAND Flash存储器的管理。
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公开(公告)号：CN104299644B
公开(公告)日：2017-05-03
申请号：CN201410577373.5
申请日：2014-10-24
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。
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公开(公告)号：CN103400597B
公开(公告)日：2016-04-20
申请号：CN201310316948.3
申请日：2013-07-25
Applicant: 安徽大学
IPC: G11C15/00
Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
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公开(公告)号：CN104901888A
公开(公告)日：2015-09-09
申请号：CN201510299590.7
申请日：2015-06-03
Applicant: 安徽大学 , 合肥宁芯电子科技有限公司
IPC: H04L12/721
Abstract: 本发明公开了一种基于活跃性调节的时延容忍网络数据路由方法，包括：节点i与节点j相遇时，判断所述节点j是否为待转发消息的目的节点；若是，则将转发该待转发消息至节点j；若否，则节点i根据待转发消息的目的节点，计算自身活跃度加权后的转发效用值，并判断其是否小于节点j到目的节点的转发效用值；若是，则节点i转发该待转发消息至节点j。采用本发明公开的方法，可减少数据中转次数，降低节点能耗，延长网络寿命。
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