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公开(公告)号：CN114911528B
公开(公告)日：2024-09-13
申请号：CN202210613728.6
申请日：2022-05-31
申请人： 上海阵量智能科技有限公司
摘要： 本公开实施例提供一种分支指令处理方法、SIMT处理器、芯片、板卡、设备及存储介质。SIMT处理器包括分支指令处理单元和堆栈；分支指令处理单元用于：在多个线程中的至少两个用于执行分支指令的不同分支的情况下，确定汇聚指令的第一地址参数和在后执行分支的首个指令的第二地址参数；将包括第一地址参数和第二地址参数的条目压入堆栈的栈顶；在执行分支指令或者在先执行分支中的指令的过程中，在待执行的下一条指令的第三地址参数与栈顶中的第一地址参数一致的情况下，将第三地址参数更新为栈顶中的第二地址参数。本实施实现高效处理分支指令。
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公开(公告)号：CN115151893A
公开(公告)日：2022-10-04
申请号：CN202180015150.8
申请日：2021-01-07
申请人： Arm有限公司
发明人： L·D·史密斯
IPC分类号： G06F9/355
摘要： 一种装置具有：处理电路；指令解码器；以及能力寄存器，每个能力寄存器用于存储能力，该能力包括指针和用于约束该指针/能力的有效使用的约束元数据。响应于指定偏移值的能力生成地址计算指令，将参考能力寄存器选择为程序计数器能力寄存器和另外的能力寄存器中的一者。生成结果能力，该结果能力的该指针针对该结果能力指示标识地址空间内的选定窗口的窗口地址，该选定窗口从参考窗口偏移基于该能力生成地址计算指令的该偏移值所确定的窗口数。该参考窗口包括包含由该参考能力寄存器的该指针指示的地址的窗口。
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公开(公告)号：CN114911528A
公开(公告)日：2022-08-16
申请号：CN202210613728.6
申请日：2022-05-31
申请人： 上海阵量智能科技有限公司
摘要： 本公开实施例提供一种分支指令处理方法、SIMT处理器、芯片、板卡、设备及存储介质。SIMT处理器包括分支指令处理单元和堆栈；分支指令处理单元用于：在多个线程中的至少两个用于执行分支指令的不同分支的情况下，确定汇聚指令的第一地址参数和在后执行分支的首个指令的第二地址参数；将包括第一地址参数和第二地址参数的条目压入堆栈的栈顶；在执行分支指令或者在先执行分支中的指令的过程中，在待执行的下一条指令的第三地址参数与栈顶中的第一地址参数一致的情况下，将第三地址参数更新为栈顶中的第二地址参数。本实施实现高效处理分支指令。
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公开(公告)号：CN112540793A
公开(公告)日：2021-03-23
申请号：CN202011506034.X
申请日：2020-12-18
申请人： 清华大学
IPC分类号： G06F9/34 , G06F9/35 , G06F9/355 , G06F15/177 , G06F15/167
摘要： 本发明公开了一种支持多访存模式的可重构处理单元阵列及控制方法、装置，其中该方法包括：多个处理单元阵列PEA及对应的多个共享存储器SM；每个处理单元阵列PEA包括：多个处理单元PE；每个共享存储器SM被划分为多个存储体Bank；其中，多个处理单元阵列PEA和多个共享存储器间隔设置，使得每个处理单元阵列PEA中的每个处理单元PE能够访问相邻两个共享存储器SM的存储体Bank。本发明能够使得每个处理单元阵列PEA能够根据不同的访存运算配置信息，控制每个处理单元阵列PEA中各个处理单元PE采用不同的访存模式访问相应的共享存储器SM。
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公开(公告)号：CN106339338B
公开(公告)日：2019-02-12
申请号：CN201610780787.7
申请日：2016-08-31
申请人： 天津国芯科技有限公司
摘要： 本发明提供了一种可提高系统性能的数据传输方法，当起点DMA模块有数据要传输时，与内存空间管理模块交互完成内存空间的申请，起点DMA将数据搬移到内存相应的空间后，将此次数据搬移的信息上传CPU，由CPU通知终点DMA将数据搬走，终点DMA从内存中将相应的数据搬走后，通过内存空间管理模块释放相应内存空间，完成一次完整数据搬移，在此期间，CPU只负责最关键的数据传输方向的处理，极大减轻了CPU负担，提高了系统运行效率。
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公开(公告)号：CN107533461A
公开(公告)日：2018-01-02
申请号：CN201680023107.5
申请日：2016-03-31
申请人： 优创半导体科技有限公司
IPC分类号： G06F9/355
CPC分类号： G06F9/30029 , G06F3/0604 , G06F3/0647 , G06F3/0673 , G06F9/30 , G06F9/30032 , G06F9/30043 , G06F9/30047 , G06F9/30054 , G06F9/30058 , G06F9/3013 , G06F9/322 , G06F9/355 , G06F12/0862 , G06F12/0875 , G06F12/0893 , G06F12/1009 , G06F2212/452 , G06F2212/60 , G06F2212/602
摘要： 公开了具有地址寄存器文件的计算机处理器。计算机处理器可包括存储器。计算机处理器还可包括通用寄存器文件，其包括至少一个通用寄存器。计算机处理器还可包括地址寄存器文件，其包括至少一个地址寄存器。计算机处理器还可包括用于存取存储器、通用寄存器文件和地址寄存器文件的处理逻辑。处理逻辑可执行存储器存取指令，所述存储器存取指令存取在一个或多个相应地址处的在所述存储器中的一个或多个存储单元，其中所述地址是通过取回在所述指令中指定的所述地址寄存器文件的所述至少一个寄存器的地址寄存器的值并加上在所述指令中编码的位移值而计算的。
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公开(公告)号：CN104461462A
公开(公告)日：2015-03-25
申请号：CN201410712289.X
申请日：2014-11-28
申请人： 成都措普科技有限公司
摘要： 本发明公开了一种新型逻辑保护射极耦合式行地址寄存系统，主要由直流转换芯片U，与直流转换芯片U的P10管脚相连接的行地址寄存器阵列，以及与直流转换芯片U的C1管脚和C2管脚相连接的触发电路组成；所述触发电路由射极耦合式非对称电路，以及与其输出端相连接的无源π型滤波电路组成，其特征在于，在直流转换芯片U的C2管脚与C3管脚之间还串接有光束激发式逻辑放大电路及逻辑保护射极耦合式放大电路。本发明的整体结构非常简单，在采用射极耦合式非对称电路作为触发电路后，能最大程度的降低行地址寄存器的能耗，能有效防止电流脉冲对寄存器的击穿。
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公开(公告)号：CN101833437A
公开(公告)日：2010-09-15
申请号：CN201010185635.5
申请日：2010-05-19
申请人： 威盛电子股份有限公司
发明人： 汤玛斯·C·麦当劳
IPC分类号： G06F9/355
摘要： 一种适用于微处理器的装置和方法，其中该装置用以自微处理器的一指令字节串流中提取指令，该微处理器的指令集架构具可变长度指令，该装置包含：一第一队列，其具有多个项目，每一该项目用以储存接收自一指令高速缓存的一指令字节列；多个解码器，对于该第一队列的该指令字节列的每一指令字节，分别产生相应的一开始/结束标示；一第二队列，其具有多个项目，每一该项目用以储存接收自该第一队列的该指令字节列及接收自该解码器的相应的该开始/结束标示；及一控制逻辑单元，用以检测一情形；加载该第一列及相应的该开始/结束标示至该第二队列，且不移出该第一队列的该第一列；及自该第二队列中的该第一列提取多个指令以供该微处理器作后续处理。
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公开(公告)号：CN100561423C
公开(公告)日：2009-11-18
申请号：CN200610153808.9
申请日：2004-04-30
申请人： 国际商业机器公司
CPC分类号： G06F9/3016 , G06F9/30007 , G06F9/3001 , G06F9/30018 , G06F9/30167 , G06F9/30174 , G06F9/30178 , G06F9/342 , G06F9/3879 , G06F21/64 , G06F21/72
摘要： 一种用于为计算环境的存储器中的数据计算消息认证码的方法、系统和计算机程序产品。一条指令指定将为其计算认证码的存储单元。一计算操作为该存储单元计算认证码。
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