公开(公告)号：CN104733338B

公开(公告)日：2019-10-22

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

公开(公告)号：CN104733338A

公开(公告)日：2015-06-24

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。