公开(公告)号：CN118057534A

公开(公告)日：2024-05-21

申请号：CN202311536790.0

申请日：2023-11-17

Applicant: 瑞萨电子株式会社

Inventor： 北形大树 ,  佐藤康治 ,  佐野聪明

IPC: G11C11/419

Abstract: 各自包括存储器单元阵列、输入/输出电路、字线驱动器和控制电路的多个SRAM宏被安装在半导体芯片上。每个SRAM宏包括：确定块，被布置在控制电路中并且被配置为基于SRAM宏的电源电压来生成用于确定读取辅助量和写入辅助量的模式信号；以及辅助电路，基于由确定块生成的模式信号来执行读取辅助操作和写入辅助操作。

公开(公告)号：CN117953943A

公开(公告)日：2024-04-30

申请号：CN202311335179.1

申请日：2023-10-16

Applicant: 瑞萨电子株式会社

Inventor： 田中信二 ,  北形大树

IPC: G11C11/4096 ,  G11C11/412 ,  G11C11/413 ,  G11C11/417 ,  G11C11/419 ,  G06F7/544

Abstract: 本公开的各实施例涉及半导体器件。相关技术的半导体器件具有运算误差大的问题。根据实施例的半导体器件包括：输入控制电路，其将表示输入值的多个位值划分为各自具有预定位数的多个划分值并且输出划分值；多个存储器元件，每个存储器元件包括多个存储器单元，每个存储器单元输出由三元值表示的保持值与表示输入值的多个位值中的任一个位值的乘积，多个存储器元件中的每个存储器元件对应于划分值中的任一个划分值；以及求和运算电路，对要针对划分值中的每个划分值输出的输出值执行求和运算处理并且输出最终运算结果值。

公开(公告)号：CN116705090A

公开(公告)日：2023-09-05

申请号：CN202310098460.1

申请日：2023-02-10

Applicant: 瑞萨电子株式会社

Inventor： 田中信二 ,  北形大树

IPC: G11C7/06 ,  G11C7/12 ,  G11C11/417 ,  G11C11/412 ,  G11C7/10

Abstract: 本公开的各实施例涉及半导体器件。在根据实施例的半导体器件中，控制存储器单元，使得对于其输出值可以基于存储在该存储器单元中的值固定而不执行该信息处理的部分，停止运算处理，以便停止对数据线的充电和放电，并且对于其输出值需要通过执行该信息处理来固定的部分，适当地执行伴随着对该数据线的该充电和该放电的该信息处理。

公开(公告)号：CN116665729A

公开(公告)日：2023-08-29

申请号：CN202310164108.3

申请日：2023-02-24

Applicant: 瑞萨电子株式会社

Inventor： 北形大树 ,  田中信二

IPC: G11C11/4074 ,  G11C11/4063

Abstract: 本公开涉及一种半导体设备，该半导体设备包括第一数据线、第二数据线以及连接到第一数据线和第二数据线的存储器单元。存储器单元包括多个开关、第一数据保持电路、第二数据保持电路、第三数据保持电路、第四数据保持电路和输入线。通过基于由第三数据保持电路保持的值来控制多个开关之中的连接到第一数据线的开关，以及通过基于由第四数据保持电路保持的值来控制多个开关之中的连接到第二数据线的开关，存储器单元的特性值可改变。