公开(公告)号：CN113196500B

公开(公告)日：2024-04-09

申请号：CN202080007024.3

申请日：2020-01-09

Applicant: 株式会社电装

Inventor： 合田健太 ,  小田洋平 ,  野中裕介

IPC: H01L29/78

Abstract: 在多个沟槽栅构造之间形成有体区域(3)，并且在体区域的一部分的表面部形成有第1杂质区域(4)。体区域具有第2导电型杂质浓度比该体区域高并且与上部电极(10)接触的第2导电型接触区域(3a)。第1杂质区域具有第1导电型杂质浓度比第1杂质区域高并且与上部电极接触的第1导电型接触区域(4a)。在体区域中的没有形成第1杂质区域的部分，没有形成第1导电型接触区域且形成有第2导电型接触区域，在第1杂质区域形成有接触沟槽(4b)，在接触沟槽内形成有第1导电型接触区域。

公开(公告)号：CN109863581B

公开(公告)日：2022-04-26

申请号：CN201780063822.6

申请日：2017-10-04

Applicant: 株式会社电装

Inventor： 柳振一郎 ,  野中裕介 ,  野间诚二 ,  樱井晋也 ,  池浦奖悟 ,  笠原淳志 ,  泷泽伸

IPC: H01L21/329 ,  H01L21/28 ,  H01L29/861 ,  H01L29/866 ,  H01L29/868

Abstract: 半导体装置具备：半导体基板(10)，具有二极管形成区域(Di)；第一导电型的上部扩散区域(20、50、70)，形成于二极管形成区域中的半导体基板的主面(10a)的表层；以及第二导电型的下部扩散区域(30、60、80)，形成于在半导体基板的深度方向上相对于主面比上部扩散区域深的位置，且杂质浓度比半导体基板的杂质浓度高。另外，下部扩散区域在比主面深的位置形成与上部扩散区域接合的PN结面(S)，并且在二极管形成区域中的下部扩散区域的杂质浓度特性中，具有表示浓度的极大值的极大点(P、P1、P2)。

公开(公告)号：CN109863581A

公开(公告)日：2019-06-07

申请号：CN201780063822.6

申请日：2017-10-04

Applicant: 株式会社电装

Inventor： 柳振一郎 ,  野中裕介 ,  野间诚二 ,  樱井晋也 ,  池浦奖悟 ,  笠原淳志 ,  泷泽伸

IPC: H01L21/329 ,  H01L21/28 ,  H01L29/861 ,  H01L29/866 ,  H01L29/868

Abstract: 半导体装置具备：半导体基板(10)，具有二极管形成区域(Di)；第一导电型的上部扩散区域(20、50、70)，形成于二极管形成区域中的半导体基板的主面(10a)的表层；以及第二导电型的下部扩散区域(30、60、80)，形成于在半导体基板的深度方向上相对于主面比上部扩散区域深的位置，且杂质浓度比半导体基板的杂质浓度高。另外，下部扩散区域在比主面深的位置形成与上部扩散区域接合的PN结面(S)，并且在二极管形成区域中的下部扩散区域的杂质浓度特性中，具有表示浓度的极大值的极大点(P、P1、P2)。

公开(公告)号：CN113196500A

公开(公告)日：2021-07-30

申请号：CN202080007024.3

申请日：2020-01-09

Applicant: 株式会社电装

Inventor： 合田健太 ,  小田洋平 ,  野中裕介

IPC: H01L29/78

Abstract: 在多个沟槽栅构造之间形成有体区域(3)，并且在体区域的一部分的表面部形成有第1杂质区域(4)。体区域具有第2导电型杂质浓度比该体区域高并且与上部电极(10)接触的第2导电型接触区域(3a)。第1杂质区域具有第1导电型杂质浓度比第1杂质区域高并且与上部电极接触的第1导电型接触区域(4a)。在体区域中的没有形成第1杂质区域的部分，没有形成第1导电型接触区域且形成有第2导电型接触区域，在第1杂质区域形成有接触沟槽(4b)，在接触沟槽内形成有第1导电型接触区域。

公开(公告)号：CN108885999B

公开(公告)日：2021-06-25

申请号：CN201780020496.0

申请日：2017-03-13

Applicant: 株式会社电装

Inventor： 池浦奖悟 ,  野中裕介 ,  柳振一郎 ,  野间诚二 ,  樱井晋也

IPC: H01L21/336 ,  H01L29/786 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78

Abstract: 在PchMOSFET(20)的N型体层(21)的表层部具备埋入N型区域(21a)。由此，能够使阈值电压Vt下降。此外，关于N型体层(21)中的埋入N型区域(21a)以外的部分，由于能够使N型杂质浓度仍然比较高，所以能够在确保导通耐压的状态下使阈值电压Vt下降。进而，由于由N型的有源层(33)构成了累积区域，所以不会在P型漂移层(23)中局部地形成高浓度的部分。因而，能够防止如在P型漂移层(23)中产生局部地成为高浓度的部分的情况那样、等势线成为集中的分布而产生由电场集中导致的耐压下降。

公开(公告)号：CN116210086A

公开(公告)日：2023-06-02

申请号：CN202180052027.3

申请日：2021-08-24

Applicant: 株式会社电装

Inventor： 合田健太 ,  野中裕介 ,  萩野勇志

IPC: H01L29/417

Abstract: 单元部(2)的沿着一个方向的长度设为第2杂质区域(14)的沿着一个方向的长度，第2杂质区域用接触区域(14b)从单元部(1)延伸设置至外周部(2)。并且，设第2杂质区域用接触区域(14b)的延伸设置到外周部(2)的部分的沿着一个方向的长度为突出长度d，设第2杂质区域(14)的沿着一个方向的长度为第2杂质区域长度A，突出长度d相对于第2杂质区域长度A的比即d/A为0.1以下。

公开(公告)号：CN115989583A

公开(公告)日：2023-04-18

申请号：CN202180052020.1

申请日：2021-08-24

Applicant: 株式会社电装

Inventor： 泷泽伸 ,  野中裕介 ,  合田健太 ,  原田峻丞

IPC: H01L29/417

Abstract: 在具有双栅极的沟槽栅构造的半导体装置中，第1杂质区域(13)从单元部(1)延伸设置至外周部(2)，在层间绝缘膜(21)中，在外周部(2)中的比单元部(1)靠一个方向侧的部分，形成有使第1杂质区域(13)露出的第2接触孔(21b)。并且，第1电极(22)在外周部(2)中经由第2接触孔(21b)而与第1杂质区域(13)电连接。

公开(公告)号：CN108885999A

公开(公告)日：2018-11-23

申请号：CN201780020496.0

申请日：2017-03-13

Applicant: 株式会社电装

Inventor： 池浦奖悟 ,  野中裕介 ,  柳振一郎 ,  野间诚二 ,  樱井晋也

IPC: H01L21/336 ,  H01L29/786 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/8238 ,  H01L27/092 ,  H01L29/78 ,  H01L29/786

Abstract: 在PchMOSFET(20)的N型体层(21)的表层部具备埋入N型区域(21a)。由此，能够使阈值电压Vt下降。此外，关于N型体层(21)中的埋入N型区域(21a)以外的部分，由于能够使N型杂质浓度仍然比较高，所以能够在确保导通耐压的状态下使阈值电压Vt下降。进而，由于由N型的有源层(33)构成了累积区域，所以不会在P型漂移层(23)中局部地形成高浓度的部分。因而，能够防止如在P型漂移层(23)中产生局部地成为高浓度的部分的情况那样、等势线成为集中的分布而产生由电场集中导致的耐压下降。