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公开(公告)号：CN101346695A
公开(公告)日：2009-01-14
申请号：CN200680049373.1
申请日：2006-11-09
Applicant: 松下电器产业株式会社
IPC: G06F9/38
CPC classification number: G06F9/3885 , G06F9/30014 , G06F9/30181 , G06F9/3897
Abstract: 安装了执行指令的多个运算器的处理器(101)包括：固定功能运算器(121～123)，具有不可动态重构的电路结构；可重构运算器(125)，具有可动态重构的电路结构；以及运算控制部(113)，将不存在数据的依赖性的指令群中的指令，分别分配给固定功能运算器(121～123)以及可重构运算器(125)，并且，将分别被分配的指令发行给接受分配方。
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公开(公告)号：CN1122918A
公开(公告)日：1996-05-22
申请号：CN95116979.3
申请日：1995-08-28
Applicant: 松下电器产业株式会社
IPC: G01R31/28
CPC classification number: G01R31/318536
Abstract: 分别对一个LSI内部相互串联连接的3个程序块(即输入组件、宏组件及输出组件)进行测试。由宏组件及输出组件之间增设的第1多路转换器、输入组件与宏组件之间增设的第2多路转换器及第1控制寄存器构成第1测试电路。第2测试电路由第3、第4多路转换器及第2控制寄存器同样构成。将多比特的测试用输入信号供给第1多路转换器、第1控制寄存器所保持的信号供给第3多路转换器，以第2控制寄存器保持的信号作测试用信号进行观测。
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公开(公告)号：CN101178646B
公开(公告)日：2012-06-20
申请号：CN200710185094.4
申请日：2007-11-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3885 , G06F9/3802 , G06F9/3814 , G06F9/3851
Abstract: 一种多线程处理器，可以准确地估算对线程需要的处理时间，并且同时执行多个指令流，该多线程处理器包括：运算器群组，执行多个指令；指令调度器，按每个所述指令流，对在该指令流中包含的指令进行分组，从而分为由可以向所述运算器群组同时发行的指令组成的组；指令缓冲器，以由所述指令调度器分成的组为单位，并按每个所述指令流保存在该指令流中包含的指令；以及发行指令决定部，按多线程处理器的每个执行周期，以组为单位从所述指令缓冲器读出指令，并向所述运算器群组发行读出后的所述指令。
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公开(公告)号：CN101156139A
公开(公告)日：2008-04-02
申请号：CN200680011397.8
申请日：2006-03-17
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F12/0875 , G06F12/0848 , G06F12/0888
Abstract: 本发明的高速缓冲存储器包括：第1高速缓冲存储器；并行工作的第2高速缓冲存储器；判定单元，在第1高速缓冲存储器及第2高速缓冲存储器二者未命中的情况下判定有关属性的真假，该属性是未命中的存储器访问对象数据的属性；以及控制单元，在被判定是真的情况下将存储器数据存储到第2高速缓冲存储器，在被判定是假的情况下将存储器数据存储到第1高速缓冲存储器。
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公开(公告)号：CN1277361A
公开(公告)日：2000-12-20
申请号：CN00108564.6
申请日：1995-08-28
Applicant: 松下电器产业株式会社
IPC: G01R31/28
CPC classification number: G01R31/318536
Abstract: 分别对一个LSI内部相互串联连接的3个程序块(即输入组件、宏组件及输出组件)进行测试。由宏组件及输出组件之间增设的第1多路转换器、输入组件与宏组件之间增设的第2多路转换器及第1控制寄存器构成第1测试电路。第2测试电路由第3、第4多路转换器及第2控制寄存器同样构成。将多比特的测试用输入信号供给第1多路转换器、第1控制寄存器所保持的信号供给第3多路转换器,以第2控制寄存器保持的信号作测试用信号进行观测。
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Patent Agency Ranking
公开(公告)号：CN102317912A
公开(公告)日：2012-01-11
申请号：CN201080007900.9
申请日：2010-02-16
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/52 , G06F12/1027
Abstract: 本发明的处理器系统(10)具有：物理处理器(121)和上下文存储器(127)，保持TVID(140)，该TVID(140)表示多个线程中的每一个线程是属于主机处理的线程还是属于介质处理的线程；虚拟监视器级的OS，将多个资源分割成与属于主机处理的线程对应的第1资源和与属于介质处理的线程对应的第2资源；TLB(104)、高速缓冲存储器(109)和FPU分配部(108)等，参照TVID(140)，对属于主机处理的线程分配第1资源，对属于介质处理的线程分配第2资源；以及执行部(101)，使用被分配的资源执行线程。
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公开(公告)号：CN101145133B
公开(公告)日：2011-12-07
申请号：CN200710148800.8
申请日：2007-09-11
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F12/084 , G06F12/0842 , G06F12/0846 , G06F12/0864
Abstract: 本发明提供运算装置、计算机系统以及移动机器。一种集成于单芯片的运算装置，其包括可并行执行多个任务的多个处理器和被多个处理器共享的高速缓冲存储器，高速缓冲存储器包括：多个单端口存储器和多个读出数据选择部，多个单端口存储器分别有一个端口作为数据输出端口，多个读出数据选择部的各选择部与多个处理器的各处理器以一对一的关系相对应，从多个单端口存储器中选择存储被与读出数据选择部相对应的处理器读出的数据的单端口存储器。
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公开(公告)号：CN100587678C
公开(公告)日：2010-02-03
申请号：CN200680021374.5
申请日：2006-06-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/385
Abstract: 地址控制部(114)根据从主设备(101)的向外部设备(102)的写入请求，将来自主设备(101)的写入地址(150)和写入数据(151)分别存储至写入地址存储部(110)和写入数据存储部(111)，并且将受理信号(155)输出到主设备，而且，对由写入地址指定的外部设备(102)，写入该写入数据，在由主设备(101)将读出地址存储到读出地址存储部(112)时，从由该读出地址指定的外部设备(102)读出数据，并存储到读出数据存储部(113)。
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公开(公告)号：CN101151600A
公开(公告)日：2008-03-26
申请号：CN200680010553.9
申请日：2006-02-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/12 , G06F12/0802 , G06F12/0893
Abstract: 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(TransferandAttributeController)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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公开(公告)号：CN101151600B
公开(公告)日：2012-02-22
申请号：CN200680010553.9
申请日：2006-02-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/12 , G06F12/0802 , G06F12/0893
Abstract: 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(Transfer and Attribute Controller)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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